JP2009059451A - 不揮発性半導体記憶装置およびその駆動方法 - Google Patents
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Abstract
【解決手段】不揮発性半導体記憶装置は、第1の方向に延伸する複数のワード線WLと、第1の方向と交差する第2の方向に延伸する複数のビット線BLと、ワード線とビット線とによって構成される格子形状の交点に対応して設けられ、電気的にデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のビット線に対応して設けられ、メモリセルに格納されたデータを読み出し、あるいは、メモリセルへデータを書き込む複数のセンスアンプとを備え、センスアンプは、データ書込みまたはデータ読出し時に、第1のメモリセルに対して第1の方向および第2の方向に隣接するメモリセルMC*のデータを固定した状態で、第1のメモリセルに対して格子形状の対角方向に隣接するメモリセルMCにアクセスする。
【選択図】図4
Description
前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備えた不揮発性半導体記憶装置の駆動方法であって、
データ書込みまたはデータ読出し時において、第1のワード線を選択した状態で、前記センスアンプまたはビット線駆動回路は、前記複数のビット線のうち1つ置きに設けられた第1の間欠ビット線と電気的に接続され、、
前記第1のワード線に隣接する第2のワード線を選択した状態で、前記センスアンプはまたはビット線駆動回路は、前記複数のビット線のうち前記第1の間欠ビット線に隣接しかつ1つ置きに設けられた第2の間欠ビット線に電気的に接続されることを特徴とする。
図1は、本発明に係る第1の実施形態に従ったNAND型フラッシュメモリ10(以下、単にメモリ10という)の構成の一例を示すブロック図である。メモリ10は、メモリセルアレイ100、ロウデコーダ20、カラムデコーダ30、センスアンプ群40( ここにはビット線駆動回路も含む) 、入出力バッファ50、アドレスバッファ60、電圧生成回路70、パワーオンリセット回路80、制御回路90、ラッチ回路200、外部I/Oパッド210、NANDコントローラ220を備えている。さらに、ステートマシン、コマンドインタフェース等を備えているが、図1では省略されている。
図7は、本発明に係る第2の実施形態に従ったメモリ10の構成を示す概略図である。メモリ10の全体構成は、図1〜図3に示したものと同様でよい。第2の実施形態によるメモリ10は、上述した対角アクセスブロックおよび全アクセスブロックの両方を備えており、2つの対角アクセスブロックのデータをまとめて1つの全アクセスブロックへ圧縮コピーする(以下、臨機圧縮ともいう)。対角アクセスブロックへのアクセス速度は、全アクセスブロックへのアクセス速度よりも速い。一方、全アクセスブロックの記憶容量は、対角アクセスブロックの記憶容量よりも大きい。よって、データ書込み時には、対角アクセスブロックへ対角アクセスでデータを書き込み、書込み後、2つの対角アクセスブロックに格納されたデータを1つの全アクセスブロックへ臨機圧縮する。臨機圧縮は、従来のブロックコピー動作を用いればよい。図8に臨機圧縮の概念が示されている。これにより、第2の実施形態は、高速なデータ書込みと大容量データの記憶とを両立させることができる。例えば、データ書込み動作が断続的に実行される場合、センスアンプは、或る書込み動作と次の書込み動作との間の待機時間(空き時間またはバックグラウンド)に上記臨機圧縮を実行すればよい。これにより、ユーザは臨機圧縮を意識すること無くメモリセル10を使用することができる。臨機圧縮の実行後、開放された対角アクセスブロックは、高速アクセス可能な対角アクセスブロックとして再度利用することができる。尚、臨機圧縮を行うべきデータは、NANDコントローラ220等で実行されるECC(Error Correcting Code)機能を用いて補正した後に圧縮コピーされることが好ましい。
フラグの変更によって、各メモリセルブロックは、対角アクセスブロックおよび全アクセスブロックのいずれかに変更することができる。例えば、図2に示すメモリセルアレイ100内の全ブロックBLOCK0〜BLOCKmは、当初、対角アクセスブロックとして用いる。これにより、全ブロックに対して高速アクセスが可能となる。全ブロックBLOCK0〜BLOCKmにデータが書き込まれた場合、或るブロックを対角アクセスブロックから全アクセスブロックへ変更する。これにより、2つの対角アクセスブロックのデータを1つの全アクセスブロックへ臨機圧縮する。臨機圧縮によって開放された対角アクセスブロックには、新たなデータを高速に書き込むことができる。書込みデータが多い場合には、ブロックBLOCK0〜BLOCKmの全てを全アクセスブロックに変更することによって、メモリ10は、大容量のデータを格納することができる。これにより、書込みデータが少ない場合には、ブロックBLOCK0〜BLOCKmを対角アクセスブロックとして利用し高速アクセスを実現し、書込みデータが多くなってきた場合には、ブロックBLOCK0〜BLOCKmを全アクセスブロックとして利用し大容量データを記憶することができる。
各メモリセルブロックは、対角アクセスブロックおよび全アクセスブロックのいずれかに予め固定されていてもよい。例えば、図2に示すブロックBLOCK0〜BLOCKmのうち半数のブロックを対角アクセスブロックと設定し、残りの半数のブロックを全アクセスブロックと設定してもよい。具体例1では、全ブロックが全アクセスブロックである場合、センスアンプは、メモリセルへの高速アクセスをすることができない。しかし、具体例2では、半数のブロックが対角アクセスブロックとして確保されるため、高速アクセスが常に保持される。しかし、ブロックの全部を全アクセスブロックとすることはできないので、この具体例2の最大記憶容量は、具体例1の最大記憶容量よりも小さい。この場合、図4のメモリセルMCは、MC*よりも大きい領域をもつ構成が好ましい場合がある。一般にセルの面積が小さくなると、データ保持特性や書込み特性などのセルの電気的特性が悪化していく傾向がある。高速にアクセスする対角アクセスセルで使用するメモリセルMCは大きく、使用しないメモリセルMC*が小さくすることで、対角アクセスセルの高速動作の更なる安定動作と、全メモリ領域の最小化即ち安価なメモリの提供が実現できる。
ブロックBLOCK0〜BLOCKmのうち2つのブロックを対角アクセスブロックに設定し、その他のブロックを全アクセスブロックに設定してもよい。この場合、データが2つの対角アクセスブロックに記憶されるごとに、そのデータを1つの全アクセスブロックへ圧縮コピーする。2つのブロック以外のブロックは、全アクセスブロックであるので、具体例3の最大記憶容量は、具体例2の最大記憶容量よりも大きく、具体例1の最大記憶容量に近い。さらに、2つの対角アクセスブロックが確保されているので、高速アクセスも保持される。しかし、1度に書き込むデータ量が対角アクセスブロックの記憶容量よりも多い場合、書込み速度が遅くなるおそれがある。
ブロックBLOCK0〜BLOCKmのうちn個のブロックを対角アクセスブロックに設定し、その他のブロックを全アクセスブロックに設定してもよい。対角アクセスブロックの個数は、任意でよい。例えば、対角アクセスブロックの個数は、ユーザが選択することができるようにしてもよい。より詳細には、メモリを搭載したカードやスティック等に物理スイッチを設け、ユーザが物理スイッチを操作することによってnを段階的に変更できるようにする。ユーザが高速アクセスよりも記憶容量の大きさを必要とする場合には、nが小さくなるようにユーザが物理スイッチを切り換える。ユーザが記憶容量の大きさよりも高速アクセスを必要とする場合には、nが大きくなるようにユーザが物理スイッチを切り換える。このように、ユーザの使用状況に応じて、メモリのモードを切り換えることによって、ユーザの多様な要求に応えることができる。
具体例1〜3のいずれかを選択することができるように、物理スイッチまたは仮想スイッチを設けてもよい。例えば、使用当初、具体例1に設定しておき、ユーザが記憶容量または高速アクセスを重視する場合に、ユーザが具体例2または3を選択してもよい。
図9は、本発明に係る第3の実施形態に従ったメモリ10の構成の一例を示す概略図である。第3の実施形態は、センスアンプが格子形状の対角方向に配列されるメモリセルにアクセスする対角アクセス領域と、センスアンプが全メモリセルにアクセス可能な全アクセス領域とを1つのメモリセルアレイ100内に含む。一部のワード線WLn−1〜WLn+2に接続されたメモリ領域は対角アクセス領域である。その他のワード線WLm−1〜WLm+2に接続されたメモリ領域は全アクセス領域である。第3の実施形態の一例では、1つのNANDストリング内に対角アクセス部分および全アクセス部分の両方を含む。一方で、一つのプレーン(センスアンプとロウデコーダーで囲まれた領域) 内に対角アクセス部分と全アクセス部分を含み、ブロック毎に対角アクセスまたは全アクセスとアサインされる形が好ましい。即ち、両者の場合とも、対角アクセス領域と全アクセス領域とがセンスアンプを共有している。
対角アクセスブロックでは、図4に示すアクセスされないメモリセルMC*は、データの書込みがなされず、繰り返し消去を受ける。従って、メモリセルMC*は過消去状態になる可能性がある。これに対処するために、データ消去動作前に書込み動作を行いメモリセルMC*のフローティングゲートに電子を注入しておく。このデータ消去前にデータを書き込む動作をpre-programと呼ぶ。また、データ消去動作後にセンスアンプがメモリセルMC*のフローティングゲートに電子を注入する。このデータ消去後にデータを書き込む動作をsoft-programと呼ぶ。データ消去動作ごとに、pre-programおよび/またはsoft-programをメモリセルMC*に実行することによって、メモリセルMC*が過消去状態になることを抑制することができる。pre-programおよび/またはsoft-programは、データ消去動作ごとにメモリセルMC*に対して実行されてもよく、k回(kは自然数)のデータ消去動作ごとにメモリセルMC*に対して実行されてもよい。
対角アクセスブロックでは、図4に示すメモリセルMCにアクセスが繰り返されるので、メモリセルMCは劣化する。一方、アクセスされないメモリセルMC*は使用されないので、メモリセルMC*の劣化の程度は非常に小さい。そこで、メモリ10の寿命を延ばすために、メモリセルMCへのアクセスが所定回数以上になった場合に、メモリセルMCとメモリセルMC*とのアクセス設定を入替える。つまり、メモリセルMCへのアクセスが所定回数以上になった場合に、それまでアクセス可能であったメモリセルMCを非アクセスメモリセルMC*に設定変更し、かつ、それまでアクセスされていなかったメモリセルMC*をアクセス可能なメモリセルMCに設定変更する。これにより、ブロック内の全てのメモリセルを無駄なく用いることができ、メモリ10の寿命を延ばすことができる。
さらにメモリ10の微細化が進むと、上記実施形態による対角アクセス方式を採用しても、近接効果の影響が現れる可能性がある。例えば、最小線幅が20nm以下の世代になると、近接効果の影響が対角アクセスブロックに対して無視できないと考えられる。この場合、第1の実施形態で説明したDLA方式を利用することが考えられる。DLA方式は、選択ワード線WLnに接続されたメモリセルMCからデータを読み出す場合、隣接するワード線WLn+1のデータに基づいて、ノイズ成分をキャンセルするために選択ワード線WLnのデータに補正を施す方式である。また、メモリセルMCに第1の実施形態で説明したLM方式による多値データを格納することが考えられる。これにより、近接効果を緩和できる。
本発明に係る第7の実施形態に従ったメモリ10は、対角アクセスアレイ(対角アクセスブロック)にはバイナリデータを格納し、全アクセスアレイ(全アクセスブロック)には多値データを格納する。バイナリデータは、多値データと比べて高速に読み出し、あるいは、書き込むことができる。一方、多値データは、バイナリデータに比べて大容量のデータである。第7の実施形態は、このようなバイナリデータおよび多値データの特性を利用する。対角アクセスアレイ(対角アクセスブロック)にバイナリデータを格納することによって、対角アクセスアレイ(対角アクセスブロック)への高速アクセスを保持する。全アクセスアレイ(全アクセスブロック)に多値データを格納することによって、全アクセスアレイ(全アクセスブロック)をさらに大容量化することができる。
図10は、対角アクセスブロックのワード線へのアクセス順の一例を示すフロー図である。この例の場合、対角アクセスブロックのワード線へアクセスする際には、センスアンプ群40は、まず、偶数アドレス(偶数ページ)のワード線のみに連続的にアクセスし(S10)、次に、奇数アドレス(奇数ページ)のワード線のみに連続的にアクセスする(S30)。その逆に、センスアンプ群40は、奇数アドレス(奇数ページ)のワード線のみに連続的にアクセスし、次に、偶数アドレス(偶数ページ)のワード線のみに連続的にアクセスしてもよい。即ち、偶数のワード線WL(2i)および奇数のワード線WL(2i+1)は、それぞれ別々に選択される。
100メモリセルアレイ
20…ロウデコーダ
30…カラムデコーダ
40…センスアンプ群
50…入出力バッファ
210…外部I/Oパッド
220…NANDコントローラ
WL…ワード線
BL…ビット線
SL…ソース線
MC…メモリセル
Claims (5)
- 第1の方向に延伸する複数のワード線と、前記第1の方向と交差する第2の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと、
前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備え、
前記ビット線駆動回路は、データ書込み時に、第1のメモリセルに対して前記第1の方向および前記第2の方向に隣接するメモリセルのデータを変更せずに、前記第1のメモリセルに対して前記格子形状の対角方向に隣接するメモリセルに書込みアクセスすることを特徴とする不揮発性半導体記憶装置。 - 複数のメモリセルで構成されるメモリブロックがあり、
前記複数のメモリブロックに、前記格子形状のメモリセルの対角方向にデータが書き込まれた後、
前記複数のメモリセルブロックのデータをまとめて1つのメモリセルブロックへ圧縮コピーすることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイは、前記センスアンプが全メモリセルにアクセス可能な全アクセス領域と、前記センスアンプが前記格子形状の対角方向に配列される前記メモリセルにアクセスする対角アクセス領域とを含み、
前記全アクセス領域および前記対角アクセス領域は、前記ワード線ごとまたは前記ブロックごとに設定されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 第1の方向に延伸する複数のワード線と、前記第1の方向と交差する第2の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと
前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備え、
前記センスアンプまたはビット線駆動回路は、前記ワード線に対して1つ置きに設けられた間欠メモリセルにアクセスし、隣接するワード線を選択するごとに1ピッチずれるように前記間欠メモリセルを選択することを特徴とする不揮発性半導体記憶装置。 - 第1の方向に延伸する複数のワード線と、前記第1の方向と交差する第2の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと、
前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備えた不揮発性半導体記憶装置の駆動方法であって、
データ書込みまたはデータ読出し時において、第1のワード線を選択した状態で、前記センスアンプまたはビット線駆動回路は、前記複数のビット線のうち1つ置きに設けられた第1の間欠ビット線と電気的に接続され、、
前記第1のワード線に隣接する第2のワード線を選択した状態で、前記センスアンプはまたはビット線駆動回路は、前記複数のビット線のうち前記第1の間欠ビット線に隣接しかつ1つ置きに設けられた第2の間欠ビット線に電気的に接続されることを特徴とする不揮発性半導体記憶装置の駆動方法。
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