JP2009059451A - 不揮発性半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】微細化してセル間近接効果が大きくなっても、書込み速度が速く、かつ、データの誤検出が少ない不揮発性半導体記憶装置およびその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の方向に延伸する複数のワード線ＷＬと、第１の方向と交差する第２の方向に延伸する複数のビット線ＢＬと、ワード線とビット線とによって構成される格子形状の交点に対応して設けられ、電気的にデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のビット線に対応して設けられ、メモリセルに格納されたデータを読み出し、あるいは、メモリセルへデータを書き込む複数のセンスアンプとを備え、センスアンプは、データ書込みまたはデータ読出し時に、第１のメモリセルに対して第１の方向および第２の方向に隣接するメモリセルＭＣ＊のデータを固定した状態で、第１のメモリセルに対して格子形状の対角方向に隣接するメモリセルＭＣにアクセスする。
【選択図】図４

Description

本発明は、不揮発性半導体記憶装置およびその駆動方法に関する。

近年、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリがますます微細化されている。装置の微細化に伴い、隣接するメモリセル間の間隔が狭くなると、メモリセル間の近接効果が顕著となる。近接効果は、隣接する複数のメモリセル間の容量結合等によって、メモリセルが隣接するメモリセルから受ける干渉である。例えば、メモリセルに格納されたデータがそのメモリセルに隣接するメモリセルに蓄積された電荷によって影響を受ける。隣接するメモリセル間の間隔が狭くなるほど、隣接メモリセルの電荷による影響は大きくなる。

メモリセルに格納されたデータを正しく読み出すためには、メモリセルの閾値電圧が所定の範囲内にある必要がある。通常、データ書込み直後には或るメモリセルの閾値電圧は所定の範囲内に収まっている。しかし、その後に隣接メモリセルにデータが書き込まれると、近接効果によって当該メモリセルの閾値電圧が変動する。これは、データの誤読出しの原因となる。

一方、近接効果の対策として、書込み時のメモリセル閾値電圧の分布幅を狭くした場合、それに伴い書込み電圧のステップ幅を小さくしなければならない。書込み電圧のステップ幅が小さいと、書込み速度が低下するという問題が生じる。
特開２００６−２２８３９４号公報

微細化して近接効果が大きくなっても書込み速度が速く、かつ、データの誤検出が少ない不揮発性半導体記憶装置およびその駆動方法を提供する。

本発明に係る実施形態に従った不揮発性半導体記憶装置は、第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと、前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備え、前記ビット線駆動回路は、データ書込み時に、第１のメモリセルに対して前記第１の方向および前記第２の方向に隣接するメモリセルのデータを変更せずに、前記第１のメモリセルに対して前記格子形状の対角方向に隣接するメモリセルに書込みアクセスすることを特徴とする。

本発明に係る実施形態に従った不揮発性半導体記憶装置は、第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと、前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備え、前記センスアンプまたはビット線駆動回路は、前記ワード線に対して１つ置きに設けられた間欠メモリセルにアクセスし、隣接するワード線を選択するごとに１ピッチずれるように前記間欠メモリセルを選択することを特徴とする。

本発明に係る実施形態に従った不揮発性半導体記憶装置の駆動方法は、第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと、
前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備えた不揮発性半導体記憶装置の駆動方法であって、
データ書込みまたはデータ読出し時において、第１のワード線を選択した状態で、前記センスアンプまたはビット線駆動回路は、前記複数のビット線のうち１つ置きに設けられた第１の間欠ビット線と電気的に接続され、、
前記第１のワード線に隣接する第２のワード線を選択した状態で、前記センスアンプはまたはビット線駆動回路は、前記複数のビット線のうち前記第１の間欠ビット線に隣接しかつ１つ置きに設けられた第２の間欠ビット線に電気的に接続されることを特徴とする。

本発明による不揮発性半導体記憶装置およびその駆動方法は、微細化して近接効果が大きくなった状況においても書込み速度が速く、かつ、データの誤検出が少ない。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

上述のように、微細化が進むと、近接効果が顕著になる。例えば、最小線幅が４０ｎｍほどになると、隣接する複数のメモリセル間の容量結合による近接効果が問題となる。さらに最小線幅が３０ｎｍ以下になると、寄生ゲート効果および寄生抵抗効果による近接効果が顕著となる。寄生ゲート効果は、隣接メモリセルのフローティングゲートおよびコントロールゲート（ワード線）が注目メモリセルのチャネルに与える影響である。寄生抵抗効果は、選択されたフローティングゲートおよびコントロールゲートの電位によってメモリセルのソース／ドレインの抵抗値が変調することである。

これらの近接効果は、ビット線またはワード線の延伸方向（カラム方向またはロウ方向）に隣接するメモリセル同士よりも、カラム方向またはロウ方向に対して傾斜する方向に隣接するメモリセル同士において小さい。そこで、本実施形態では、データ書込みまたはデータ読出し時に、センスアンプは、メモリセルアレイのカラム方向およびロウ方向に隣接するメモリセルのデータを固定した状態で、ワード線とビット線とで構成される格子形状の対角方向に隣接するメモリセルにアクセスする。これにより、近接効果を抑制することができるので、高速読出しおよび高速書込みが可能となる。

また、本実施形態においてセンスアンプは、或るワード線に対して間欠的にビット線にアクセスする。これにより、非アクセスビット線によるシールド効果がデータの誤検出を抑制する。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ１０（以下、単にメモリ１０という）の構成の一例を示すブロック図である。メモリ１０は、メモリセルアレイ１００、ロウデコーダ２０、カラムデコーダ３０、センスアンプ群４０（ ここにはビット線駆動回路も含む） 、入出力バッファ５０、アドレスバッファ６０、電圧生成回路７０、パワーオンリセット回路８０、制御回路９０、ラッチ回路２００、外部Ｉ／Ｏパッド２１０、ＮＡＮＤコントローラ２２０を備えている。さらに、ステートマシン、コマンドインタフェース等を備えているが、図１では省略されている。

ＮＡＮＤコントローラ２２０がデータおよび制御信号（コマンド）を出力する。尚、ＮＡＮＤコントローラ２２０は、メモリ１０とともにカード内に組み込まれている場合がある。データおよび制御信号は、外部Ｉ／Ｏパッドを介して入出力バッファ５０に入力される。入出力バッファ５０は、データおよび制御信号をコマンドインタフェースおよびカラムデコーダ３０へ送る。ステートマシンは、データおよび制御信号に基づいて、カラムデコーダ３０およびロウデコーダ２０を制御する。ロウデコーダ２０は、制御信号をデコードし、アドレス信号に基づいて或るワード線を選択する。カラムデコーダ３０は、センスアンプ群４０とデータバスとの間に設けられている。カラムデコーダ３０は、センスアンプを選択し、選択センスアンプにラッチされた読出しデータをデータバスへ転送し、あるいは、外部から受け取ったデータを選択センスアンプへ転送する。

データ書込み時には、センスアンプは、データを一旦ラッチし、このデータを当該カラムのビット線を介して選択ワード線に接続されたメモリセルへ書き込む。データ読出し時には、センスアンプは、選択ワード線に接続されたメモリセル内のデータを検出する。センスアンプは、読み出されたデータを入出力バッファ５０、外部Ｉ／Ｏパッド２１０を介してメモリ１０の外部へ出力する。センスアンプは、例えば、８ビットデータまたは１６ビットデータからなるページ単位でデータを書き込み、あるいは、読み出す。

アドレスバッファ６０は、外部から受け取ったアドレス情報をエンコードしてロウデコーダ２０およびカラムデコーダ３０へ送る。

電圧生成回路７０は、制御回路９０からのモード信号、電圧生成タイミング制御信号および電圧レベル設定信号を受けて、外部から供給された電源電圧ＶＣＣを用いて参照用の基準電圧Ｖｒｅｆ、あるいは、プログラム電圧Ｖｐｇｍ等の内部電圧を生成する。電圧生成回路７０は、内部電圧をロウデコーダ２０、カラムデコーダ３０、センスアンプ群４０等へ供給する。

パワーオンリセット回路８０は、電源が投入されたことを検知して、制御回路９０のレジスタをリセットして初期化動作を行うための信号を出力する。パワーオンリセット回路８０は、電源投入後、電源電圧が所定の電圧レベルに達するまでの間ロウ（low）レベルであり、電源電圧が所定の電圧レベルに達するとハイレベルとなるパワーオンリセット信号を出力する。

制御回路９０は、外部から受け取ったコマンドに従って、データ読出し動作、データ書込み動作、データ消去動作等を示すモード信号を生成する。制御回路９０は、また、各モードで必要な電圧を生成するタイミングを示すタイミング制御信号、レジスタに格納されている設定電圧を示す電圧設定信号、アドレス制御信号、メモリセルへのアクセス制御信号を出力する。初期化制御回路９１は、パワーオンリセット信号を受けて、アドレスバッファ６０、ロウデコーダ２０、カラムデコーダ３０、センスアンプ群４０、ラッチ回路２００および電圧生成回路７０を初期化する制御信号を出力する。また、ＲＯＭリード制御回路９２は、パワーオンリセット信号を受けて、ＲＯＭリード動作を開始するための制御信号を出力する。

ＲＯＭ１２０は、タイマ調整、各種電圧調整のためのトリミングデータ、電源投入後に読み出す必要のある各種データ（ヒューズデータ）、メモリセルアレイ１００に存在する不良セルを他の冗長セルに置換するための置換アドレスデータ（リダンダンシデータ）などを格納する。ＲＯＭ１２０に格納されているヒューズデータおよびリダンダンシデータは、センスアンプ群４０およびカラムデコーダ３０を介してラッチ回路２００に送られ、保持される。これは、ＲＯＭリード動作と呼ばれている。

センスアンプ群４０は、各ビット線ＢＬに対応して設けられた複数のセンスアンプを含む。各センスアンプは、ビット線ＢＬを介してメモリセルＭＣに格納されたデータを読み出し、あるいは、メモリセルＭＣへデータを書き込む。各センスアンプは、ラッチ機能を有し、読み出したデータまたは書き込むべきデータを一時的に保持することができるように構成されている。

図２は、メモリセルアレイ１００の構成の一例を示す図である。メモリセルアレイ１００は、メモリセルブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれデータ消去の最小単位である。その他、任意のメモリセル数でブロックを構成する事ができる。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成される。ページは、データ読出し／データ書込みの単位である。各ページは、ワード線に対応しており、或るロウアドレスで特定される複数のメモリセルのデータによって構成される。

図３は、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図である。或るブロックＢＬＯＣＫｉ（ｉ＝０〜ｍ）は、各カラムのビット線ＢＬに対応して設けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＴとで形成されている。ＮＡＮＤストリングＮＳの一端は、対応するビット線ＢＬに接続され、その他端は共通ソース線ＳＬに接続されている。例えば、ＮＡＮＤストリングＳＮｉ（ｉ＝０〜５）は、それぞれビット線ＢＬｉ（ｉ＝０〜５）に接続されている。

メモリセルＭＣのコントロールゲートは、そのメモリセルＭＣが属するページのワード線ＷＬに接続されている。例えば、ページｉ（ｉ＝０〜４）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｉ（ｉ＝０〜４）に接続されている。選択トランジスタＳＴのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。

複数のワード線ＷＬは、第１の方向としてのロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するように交差する第２の方向としてのカラム方向に延伸している。ロウ方向およびカラム方向は便宜的に呼称されるものであるので、第１の方向をカラム方向としかつ第２の方向をロウ方向としても差し支えない。

図３に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ５とによって構成される格子形状の交点は、５×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように５×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、５×６（３０個）のメモリセルＭＣから成るが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。即ち、ワード線の本数およびビット線の本数は、それぞれ５および６に限定されない。

メモリセルＭＣは、フローティングゲートおよびコントロールゲートを有するｎ型ＦＥＦ（Field-Effect Transistor）で構成されている。ワード線によってコントロールゲートに電位を与え、フローティングゲートに電荷（電子）を蓄積し、あるいは、フローティングゲートから電荷（電子）を放出する。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。フローティングゲートに蓄積された電荷（電子）の数により、メモリセルＭＣは、バイナリデータまたは多値データを電気的に記憶することができる。

ここまでは、主にフラッシュメモリに本技術を適用する方法を述べた。一方本技術は、抵抗変化型メモリにも適用できる。抵抗変化型メモリの場合、温度の変化でメモリ素子の状態を変化させ、状態による電気的な抵抗値の差を情報として記憶している。状態変化させる際にメモリセル自身は高温に曝される。その熱は近傍のセルにも少なからず影響を与える。これは微細化が進むとより顕著となる。即ち抵抗変化型メモリにおいても、微細化によりセル間近接効果問題が存在する。この問題解決にも対角アクセスは有効である。なぜなら、ワード線方向やビット線方向に隣接するセル間よりも、対角方向に隣接するセル間の方が距離が大きいからである。つまり対角方向に存在するセルどうしは近接効果を受ける量が小さい。このため対角アクセスを採用すると、セル間干渉が抑えられるため、高速な抵抗値の状態変化を実行することが可能である。一方全セルアクセスを行うと、大容量のデータを保持できる。以上、抵抗変化型メモリにおいても、今まで述べてきたようなフラッシュメモリにおける利点を享受することができるため、本技術は抵抗変化型メモリに適用しても有効である。

更に、本方式は、記憶素子が格子状に配列されたメモリ素子全般に渡り有効な方法である。一般に、メモリデバイスは、大容量化への要求に応えるため、メモリ素子の微細化とメモリ素子間隔を狭めていく微細化を進めていく。その際に隣接間メモリセルの近接効果による悪影響は必ず問題になる。その場合に、対角方向の距離は十字方向の距離より大きいことを用いて、近接効果を見かけ上小さくして、近接効果の悪影響を排除する方策は多くの場合に非常に有効である。即ち、本方式は上記に述べたフラッシュメモリや抵抗変化型メモリに限らず、図4に示されるように格子状に配列されるメモリデバイス全般に有効に適用できる方式である。もちろん不揮発性メモリに限らず、ＤＲＡＭ等の揮発性メモリにも適用できる。

図４は、第１の実施形態によるメモリ１０の駆動方法の一例を示す概略図である。図４では、メモリセルＭＣは簡略化されて円で表示されている。また、図４は、メモリセルアレイ１００の一部として４×１０のマトリクス状のメモリセルＭＣを表示している。

本実施形態においてセンスアンプは、データ書込みまたはデータ読出し時に、図４に示すメモリセルＭＣにはアクセスするが、メモリセルＭＣ＊にはアクセスしない。アクセスされるメモリセルＭＣはチェッカーフラッグ状に配置され、アクセスされないメモリセルＭＣ＊はメモリセルＭＣの間を埋めるようにやはりチェッカーフラッグ状に配置される。

この例では、ＭＣとＭＣ＊は構造的には同一のものである。

或るメモリセルＭＣに注目した場合、センスアンプは、注目のメモリセルＭＣに対してロウ方向およびカラム方向に隣接するメモリセルＭＣ＊のデータを固定した状態で、ワード線ＷＬとビット線ＢＬとによって構成される格子形状の対角方向に隣接するメモリセルＭＣにアクセスする。換言すると、センスアンプは、注目のメモリセルＭＣに対して斜め方向（対角方向）に配列されたメモリセルＭＣにアクセスして、データ読出しおよびデータ書込み実行する。一方、センスアンプは、注目のメモリセルＭＣに対してワード線ＷＬおよびビット線ＢＬの延伸方向に隣接するメモリセルＭＣ＊にはアクセスしない。

さらに換言すると、センスアンプは、選択された第１のワード線に対してビット線を１つ置きに（間欠的に）選択し、このとき選択された第１の間欠ビット線に接続された第１の間欠メモリセルＭＣに対してアクセスする。しかし、センスアンプは、第１のワード線に接続されたメモリセルのうち、隣り合う第１の間欠ビット線間にあるメモリセルＭＣ＊にはアクセスしない。一方、第１のワード線に隣接する第２のワード線を選択した場合、センスアンプは、第１の間欠ビット線間にある第２の間欠ビット線を選択し、第２の間欠ビット線に接続された第２の間欠メモリセルＭＣに対してアクセスする。このとき、第２の間欠ビット線も、１つ置きに（間欠的に）選択される。しかし、センスアンプは、第２のワード線に接続されたメモリセルのうち、第１の間欠ビット線に接続されたメモリセルＭＣ＊にはアクセスしない。このように、センスアンプは、１つ置きに（間欠的に）メモリセルにアクセスし、尚且つ、隣接するワード線を選択するごとに１ピッチずれるようにメモリセルにアクセスする。これにより、図４に示すように、ワード線ＷＬおよびビット線ＢＬで構成される格子形状の対角方向に配列されたメモリセルＭＣのみにデータが格納される。メモリセルＭＣ＊は、全て消去状態を維持しており、書き込み動作は行われていない。

以下、センスアンプが上記格子形状の対角方向に配列されたメモリセルＭＣのみにアクセスする動作を“対角アクセス”と呼ぶ。対角アクセスによってアクセスされるメモリセルアレイを“対角アクセスアレイ”と呼ぶ。並びに、対角アクセスによってアクセスされるメモリセルブロックを“対角アクセスブロック”と呼ぶ。これに対し、従来のように、センスアンプが上記格子形状の各クロスポイントに配置された全メモリセルにアクセスする動作を“全アクセス”と呼ぶ。全アクセスによってアクセスされるメモリセルアレイを“全アクセスアレイ”と呼ぶ。並びに、全アクセスによってアクセスされるメモリセルブロックを“全アクセスブロック”と呼ぶ。

本実施形態によるメモリ１０の書込み動作の一例を説明する。例えば、図４に示すワード線ＷＬｎを選択した場合、ビット線ＢＬｎ−３、ＢＬｎ−１、ＢＬｎ＋１、ＢＬｎ＋３、ＢＬｎ＋５（以下、奇数（ｏｄｄ）ビット線ともいう）に接続されたメモリセルＭＣにデータが書き込まれる。

電子をフローティングゲートに注入する場合（“０”書きの場合）、奇数ビット線に０Ｖを印加し、電子をフローティングゲートに注入しない場合（“１”書きの場合）、奇数ビット線に電源電位ＶＤＤを印加する。書込み時において、図３に示す選択ゲート線ＳＧＬ１はハイレベル（ＶＤＤ）であり、選択ゲート線ＳＧＬ２はロウレベル（ＶＳＳ）である。即ち、このとき、ビット線側の選択トランジスタＳＴはオン状態であり、ソース線側の選択トランジスタＳＴはオフ状態である。

次に、選択ワード線ＷＬｎに書込み電圧Ｖｐｇｍとして約２０Ｖが印加され、その他の非選択ワード線ＷＬｎ−１、ＷＬｎ＋１、ＷＬｎ＋２に中間電圧Ｖｐａｓｓとして約１０Ｖが印加される。このとき、０Ｖが印加された奇数ビット線では、ビット線側の選択トランジスタＳＴがオン状態を維持する。これにより、０Ｖが、選択ワード線ＷＬｎに接続されたメモリセルＭＣのチャネルに印加され、このメモリセルＭＣのコントロールゲート−チャネル間に約２０Ｖの電位差が生じる。その結果、電子がＮＦトンネリングによってフローティングゲートに蓄積され、データ“０”の書込みが完了する。

一方、ＶＤＤが印加された奇数ビット線では、ＶＤＤからビット線側の選択トランジスタの閾値電圧分（Ｖｔｈ＿ＳＴ）だけ低下した電圧（ＶＤＤ−Ｖｔｈ＿ＳＴ）がメモリセルＭＣのチャネルに印加される。選択ワード線ＷＬｎの電圧によりチャネル電位がＶＤＤ−Ｖｔｈ＿ＳＴよりも高くなると、ビット線側の選択トランジスタＳＴがオフ状態なる。これにより、メモリセルＭＣのチャネルの電位は、選択ワード線ＷＬｎとチャネルとの容量比によって決定される電位まで昇圧される。その結果、電子は、フローティングゲートに蓄積されず、データ“１”を維持する。

ワード線ＷＬｎが選択されている場合、ビット線ＢＬｎ−４、ＢＬｎ−２、ＢＬｎ、ＢＬｎ＋２、ＢＬｎ＋４（以下、偶数（ｅｖｅｎ）ビット線ともいう）はＶＤＤに固定されている。このため、偶数ビット線に対応するメモリセルでは書き込み動作が行われず、全て消去状態を維持している。

次に、ワード線ＷＬｎ＋１が選択された場合、奇数ビット線に接続されたメモリセルＭＣ＊にはアクセスせず、偶数ビット線に接続されたメモリセルＭＣのみにデータを書き込む。このときの書込み動作は、上述の書込み動作から容易に類推可能であるので、その説明を省略する。尚、このとき、ワード線ＷＬｎ＋１が選択されている場合、書き込み動作時に、奇数ビット線の電位はＶＤＤに固定されている。このように、本実施形態によるメモリ１０は、ワード線ＷＬをアドレス順に選択しつつ、対角アクセスを用いてメモリセルＭＣへデータを書き込む。

本実施形態によるメモリ１０のデータ読出し動作の一例を説明する。例えば、図４に示すワード線ＷＬｎに接続されたメモリセルＭＣのデータを読み出す。この場合、選択ワード線ＷＬｎに０Ｖを印加し、非選択ワード線ＷＬｎ−１、ＷＬｎ＋１、ＷＬｎ＋２に約４．５Ｖを印加する。これにより、非選択ワード線に接続されたメモリセルＭＣのデータを破壊することなく、選択ワード線ＷＬｎに接続されたメモリセルＭＣのデータを読み出すことができる。尚、このとき、ビット線側の選択トランジスタＳＴおよびソース線側の選択トランジスタＳＴはともにオン状態である。

データ読出し時の一つの方法は、従来と全く同様に行う方法がある。即ち、全センスアンプを活性化させ、選択ワード線に対応する全ビット線のデータを読み出す。その後、対角アクセスに応じたセンスアンプデータのみ活用する。その他のデータは次段に伝達せずに破棄する。

もう一つの読出し方法は、データ読出し時においても、センスアンプは、メモリセルＭＣ＊にアクセスしない方法がある。この場合、ワード線ＷＬｎが選択された時、奇数ビット線に接続されたメモリセルＭＣのデータのみが読み出され、偶数ビット線に接続されたメモリセルＭＣ＊のデータは読み出されない。このとき、偶数ビット線に接続されたセンスアンプは、消費電力を低下させるために不活性状態であってよい。ワード線ＷＬｎ＋１が選択された場合、偶数ビット線に接続されたメモリセルＭＣのデータのみが読み出され、奇数ビット線に接続されたメモリセルＭＣ＊のデータは読み出されない。このとき、奇数ビット線に接続されたセンスアンプは、消費電力を低下させるために不活性状態であってよい。このように読出し動作で半分のビット線はデータを読み出さないため固定電位とすることができる。それらの固定電位のビット線はデータを読み出すビット線へのシールドとして機能するため、データを読み出すビット線を安定して動作させる働きをもつ。

データ消去動作は、従来と同様にブロックごとに実行されるので、その説明を省略する。

本実施形態によるメモリセルＭＣは、上述のようにバイナリデータを記憶してもよいが、バイナリデータに代えて多値データを記憶してもよい。以下、メモリセルＭＣに４値データ（２ビットデータ）を書き込む動作の一例（ＬＭ（Lower Middle）方式）を説明する。

図５は、４値データを格納するメモリセルＭＣの閾値電圧を示すグラフである。メモリセルＭＣは、４値データ（１１、１０、０１、００）のいずれかを記憶する。４値データのうち下位ビットは、Ｌｏｗｅｒ Ｐａｇｅデータとして、上位ビットは、Ｕｐｐｅｒ Ｐａｇｅデータとして各メモリセルＭＣに格納される。図６では、Ｌｏｗｅｒ Ｐａｇｅデータは丸で示され、Ｕｐｐｅｒ Ｐａｇｅデータは四角で示されている。尚、縦軸は、メモリセルＭＣの個数を示す。よって、図６に示す各状態のグラフの幅Ｗは、閾値電圧のばらつきを示す。従って、各状態のグラフの幅Ｗは小さい方が好ましい。

Ｅ状態（１１）は、Ｅｒａｓｅ状態（消去状態）であり、Ｌｏｗｅｒ ＰａｇｅデータおよびＵｐｐｅｒ Ｐａｇｅデータとしてデータ“０”が書き込まれていない状態である。データの書込み前には、全メモリセルＭＣはＥ状態にある。Ｅ状態では、メモリセルＭＣの閾値電圧は負である。他のＡ状態〜Ｃ状態は、メモリセルＭＣの書き込み状態における閾値電圧であり、０〜５Ｖの間の正電圧に割り当てられる。

４値データの書込みは、Ｌｏｗｅｒ Ｐａｇｅ書込みおよびＵｐｐｅｒ Ｐａｇｅ書込みの２回の動作で実行される。Ｌｏｗｅｒ Ｐａｇｅ書込みは、Ｌｏｗｅｒ Ｐａｇｅデータを決定する。これにより、メモリセルＭＣのデータ状態は、Ｅ状態およびＢ状態、あるいは、Ａ状態およびＣ状態のいずれかに振り分けられる。Ｕｐｐｅｒ Ｐａｇｅ書込みは、Ｕｐｐｅｒ Ｐａｇｅデータを決定する。これにより、メモリセルＭＣのデータ状態は、Ｅ状態、Ｂ状態、Ａ状態およびＣ状態のいずれかに振り分けられる。

Ｌｏｗｅｒ Ｐａｇｅ書込みにおいて、Ｌｏｗｅｒ Ｐａｇｅデータを１のままとする場合、ビット線をハイレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子が蓄積されないようにする。これにより、メモリセルＭＣは、Ｅ状態（消去状態）を維持する。一方、Ｌｏｗｅｒ Ｐａｇｅデータに０を書き込む場合、ビット線をロウレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子を蓄積する。これにより、Ｌｏｗｅｒ Ｐａｇｅデータに０が書き込まれ、Ａ状態となる。

Ｕｐｐｅｒ Ｐａｇｅ書込みにおいて、Ｕｐｐｅｒ Ｐａｇｅデータを１のままとする場合、ビット線をハイレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子が蓄積されないようにする。これにより、Ｅ状態のメモリセルＭＣは、Ｅ状態（消去状態）を維持し、Ａ状態のメモリセルＭＣは、Ａ状態を維持する。一方、Ｕｐｐｅｒ Ｐａｇｅデータに０を書き込む場合、ビット線をロウレベルにすることによって選択ワード線に接続されたメモリセルＭＣのフローティングゲートに電子を蓄積する。Ｅ状態のメモリセルＭＣのＵｐｐｅｒ Ｐａｇｅに０を書き込むと、Ｂ状態のメモリセルＭＣになる。Ａ状態のメモリセルＭＣのＵｐｐｅｒ Ｐａｇｅに０を書き込むと、Ｃ状態のメモリセルＭＣになる。このとき、選択ワード線の電圧を、Ｌｏｗｅｒ Ｐａｇｅ書込みにおける選択ワード線の電圧よりも高くする。あるいは、ビット線の電位を、Ｌｏｗｅｒ Ｐａｇｅ書込みにおけるビット線の電圧よりも低くする。これにより、Ｕｐｐｅｒ Ｐａｇｅの０書込みにおいてフローティングゲートに蓄積される電子量は、Ｌｏｗｅｒ Ｐａｇｅの０書込におけるそれよりも多くなる。よって、Ｂ状態のメモリセルＭＣの閾値電圧は、Ａ状態のメモリセルＭＣの閾値電圧よりも高くなり、Ａ状態（１０）とＢ状態（０１）とを区別することができる。このように、メモリセルＭＣは、閾値電圧によって状態Ｅ、Ａ、Ｂ、Ｃの４つの状態になり得る。

Ｖｃｇｒ１０は、読出し時にデータ（１０）と（１１）を区別する際にコントロールゲートに印加される電圧である。Ｖｃｇｒ０１は、読出し時にデータ（０１）と（１０）を区別する際にコントロールゲートに印加される電圧である。Ｖｃｇｒ００は、読出し時にデータ（００）と（０１）を区別する際にコントロールゲートに印加される電圧である。例えば、閾値電圧がＶｃｇｒ１０（０Ｖ）よりも小さい場合に、メモリセルＭＣはＥ状態（１１）である。E状態と判断されたセルを除いたセルのうち、閾値電圧がＶｃｇｒ０１（１Ｖ）よりも小さい場合に、メモリセルＭＣはA状態（１０）であり、閾値電圧がＶｃｇｒ００（２Ｖ）よりも小さい場合に、メモリセルＭＣはB状態（１０）である。それ以外のセルはC状態と判断される。

また、図５に示すＶｃｇｖ１０は、データ（１０）のベリファイリード時にコントロールゲートに印加される電圧であり、Ｖｃｇｒに対して一定のマージン（例えば、０．４Ｖ）を考慮して設定される。Ｖｃｇｖ１０は、例えば、０．４Ｖである。Ｖｃｇｖ０１は、データ（０１）のベリファイリードに用いられるリード電圧であり、例えば、１．４Ｖである。Ｖｃｇｖ００は、データ（００）のベリファイリードに用いられるリード電圧であり、例えば、２．４Ｖである。Ｖｒｅａｄは、データ読出し時に非選択メモリセルのコントロールゲートに印加される電圧である。

本実施形態では、多値データは、対角アクセスによってメモリセルアレイに書き込まれる。従って、図４に示すメモリセルＭＣが多値データを格納し、一方、メモリセルＭＣ＊は多値データを格納しない（消去状態を維持する）。

４値データの読出しは、３回の読出しステップにより実現できる。例えば、第１のステップにおいてＶｃｇｒ１０（０Ｖ）をコントロールゲートに印加する。これにより、Ｅ状態のメモリセルＭＣを検出することができる。第２のステップにおいてＶｃｇｒ００（２Ｖ）をコントロールゲートに印加する。これにより、Ｃ状態のメモリセルＭＣを検出することができる。さらに、第３のステップにおいてＶｃｇｒ０１（１Ｖ）をコントロールゲートに印加する。これにより、Ａ状態およびＢ状態のメモリセルＭＣを検出することができる。

本実施形態では、多値データは、対角アクセスによってメモリセルアレイから読み出される。従って、多値データの読出しにおいて、センスアンプは、図４に示すメモリセルＭＣにはアクセスするが、メモリセルＭＣ＊にはアクセスしない。（ 他方、全セルにアクセスする全アクセス方式もある。）

本実施形態によるメモリ１０は、対角アクセスにより、図４に示すようにメモリセルアレイのうちワード線とビット線とで構成される格子形状の対角方向に配列されるメモリセルＭＣのみにデータを格納する。センスアンプは、その他のメモリセルＭＣ＊には、アクセスしない。このように対角アクセスを採用することにより、メモリセルＭＣは、ワード線方向およびビット線方向に隣接するメモリセルＭＣ＊から近接効果を受けない。上述のとおり、ワード線方向およびビット線方向に隣接するメモリセルによる近接効果は大きく、上記格子形状の対角方向に隣接するメモリセルによる近接効果は小さい。よって、メモリの微細化による近接効果を抑制し、高速読出しおよび高速書込みが可能となる。

対角アクセスの間、非アクセスビット線の電位は固定されている。従って、非アクセスビット線によるシールド効果によって、アクセスビット線の電位（データ）が安定する。これにより、センスアンプは、安定したデータ検出を実行することができるので、データの誤検出が抑制される。

図６は、書込み動作の時間を示す説明図である。図６には、ＱＷＲ（Quick Pass Write）を一例として示している。横軸は、図５と同様に閾値電圧である。メモリセルＭＣの閾値電圧は、データの書込みによってターゲット分布Ｖｔｇｔの範囲内に収まる必要がある。実際に割り当てられている（現実にターゲットとされる）閾値電圧は、破線で示すように割り当て幅の範囲である。しかし、近接効果および読出し時のノイズ等を含めたノイズ成分Ｖｎを考慮すると、ターゲット分布はＶｔｇｔで示す範囲に広がってしまう。

通常、１回の書き込み（１回の電圧印加）では全てのメモリセルＭＣの閾値電圧をターゲット分布内にシフトさせることはできない。１回の電圧印加では、閾値電圧は１回書きの分布Ｄ１のように広い範囲に分布する。１回書きの分布Ｄ１の幅をＶｐ１とする。次に、閾値電圧が割当て範囲を超えないように、書込みステップを繰り返す。このとき、書込みステップごとに選択ワード線の電位をステップアップさせる。これにより、閾値電圧がステップ電圧幅ΔＶＰＧＭずつ上昇するようにデータがメモリセルＭＣへ書き込まれる。ステップ電圧幅ΔＶＰＧＭは、閾値電圧の割り当て幅Ｗａの２倍である。各書込みステップでは、ＶＬから割当て範囲までの閾値電圧を有するメモリセルＭＣに対しては、（１／２）ΔＶＰＧＭだけ閾値電圧をシフトさせるように弱い書込みを実行する。これにより、ＶＬから割当て範囲までにある閾値電圧は割当て範囲Ｗａを超えない。この書込みステップを繰り返すことによって、１回書きの分布幅Ｖｐ１に分布していた閾値電圧は、割り当て幅Ｗａの範囲内へシフトされる。尚、上述のようにノイズ成分Ｖｎを考慮すると、各メモリセルＭＣの閾値電圧は、実際には、ターゲット分布Ｖｔｇｔの範囲内に収まる。

１回書きの後の書込みステップの回数は、（Ｖｐ１−ΔＶＰＧＭ）／ΔＶＰＧＭ＋１である。従って、書込みステップの回数を減少させるためには、ステップ幅ΔＶＰＧＭを大きくする必要がある。ここで、図６からわかるように、もし、近接効果を小さくすることができれば、同一ターゲット分布に対して閾値電圧の割当て幅Ｗａを大きくすることができる。ステップ幅ΔＶＰＧＭは割当て幅Ｗａの２倍であるので、割当て幅Ｗａを大きくすれば、ステップ幅ΔＶＰＧＭが大きくなる。

本実施形態は、対角アクセスによって近接効果を小さくすることができるので、閾値電圧の割当て幅Ｗａとともにステップ幅ΔＶＰＧＭを大きくすることができる。これにより、書込みステップの回数を減少させることができる。即ち、データの書込み速度が速くなる。

また、近接効果が大きい場合、近接効果を補正する読出し方式を用いる場合がある。例えば最近の不揮発性メモリで通常用いられる全アクセスアレイ方式において、選択ワード線ＷＬｎに接続されたメモリセルＭＣからデータを読み出す場合、隣接するワード線ＷＬｎ＋１のデータに基づいて、近接効果をキャンセルするために選択ワード線ＷＬｎのデータに補正を施していた（ＤＬＡ（Direct Look Ahead）方式）。しかし、本実施形態では、近接効果が小さいので、このようなデータの補正が不要となる。その結果、データの読出し速度も速くなる。

さらに、ＮＡＮＤストリングＮＳ内の半分のメモリセルＭＣ＊が消去状態に維持されているので、非選択メモリセルのデータによるバックパターンノイズが半分以下に抑制される。メモリセルＭＣ＊の閾値電圧は低く維持されているので、ＮＡＮＤストリングＮＳを流れるセル電流が増大する。これにより、データ読出し速度がさらに速くなり、かつ、読出しデータのマージン（データによる信号差）を増大させることができる。さらに、Ｓ−ｆａｃｔｏｒ（サブスレッショルド特性）が改善するため、安定した高速読出し動作が可能である。

（第２の実施形態）
図７は、本発明に係る第２の実施形態に従ったメモリ１０の構成を示す概略図である。メモリ１０の全体構成は、図１〜図３に示したものと同様でよい。第２の実施形態によるメモリ１０は、上述した対角アクセスブロックおよび全アクセスブロックの両方を備えており、２つの対角アクセスブロックのデータをまとめて１つの全アクセスブロックへ圧縮コピーする（以下、臨機圧縮ともいう）。対角アクセスブロックへのアクセス速度は、全アクセスブロックへのアクセス速度よりも速い。一方、全アクセスブロックの記憶容量は、対角アクセスブロックの記憶容量よりも大きい。よって、データ書込み時には、対角アクセスブロックへ対角アクセスでデータを書き込み、書込み後、２つの対角アクセスブロックに格納されたデータを１つの全アクセスブロックへ臨機圧縮する。臨機圧縮は、従来のブロックコピー動作を用いればよい。図８に臨機圧縮の概念が示されている。これにより、第２の実施形態は、高速なデータ書込みと大容量データの記憶とを両立させることができる。例えば、データ書込み動作が断続的に実行される場合、センスアンプは、或る書込み動作と次の書込み動作との間の待機時間（空き時間またはバックグラウンド）に上記臨機圧縮を実行すればよい。これにより、ユーザは臨機圧縮を意識すること無くメモリセル１０を使用することができる。臨機圧縮の実行後、開放された対角アクセスブロックは、高速アクセス可能な対角アクセスブロックとして再度利用することができる。尚、臨機圧縮を行うべきデータは、NANDコントローラ２２０等で実行されるＥＣＣ（Error Correcting Code）機能を用いて補正した後に圧縮コピーされることが好ましい。

第２の実施形態ではブロック単位でアクセス方式を設定していた。しかし、アクセス方式は、アレイ単位あるいはワード線単位（ページ単位）に設定してもよい。よって、臨機圧縮はメモリセルアレイ単位で実行してもよく、メモリセルブロック単位で実行してもよい。さらに、臨機圧縮はワード線単位で実行することも可能である。

臨機圧縮の開始のタイミングは、図１に示すＮＡＮＤコントローラ２２０あるいは外部ホストが決定する。または、NANDチップ本体が決定しても良い。例えば、データ書込み動作の終了後、アクセスが一定時間無い場合に、ＮＡＮＤコントローラ２２０あるいは外部ホストが臨機圧縮の開始を示す制御信号を出力する。また、ＮＡＮＤコントローラあるいは外部ホストは、臨機圧縮の開始を示す制御信号をデータ書込み動作の終了直後に出力してもよい。データ書込み動作の終了直後に臨機圧縮を開始する場合、制御信号は、従来、書込み動作終了時にＮＡＮＤコントローラ２２０から出力されるコマンドであってもよい。例えば、圧縮動作中、ＮＡＮＤコントローラ２２０は外部ホストに対してバックグランドレディ状態またはビジー状態であることを示す。

臨機圧縮は、メモリ１０に書き込まれたデータ量に基づいて開始されてもよい。例えば、書込みデータ量が所定の閾値を超えた場合に、メモリ１０は臨機圧縮を強制的に開始する。これにより、書込みデータ量が対角アクセス領域の記憶容量を超える前に、メモリ１０は、臨機圧縮を開始することができる。その結果、メモリ１０は、高速アクセス性を確保したまま、大容量のデータを記憶することができる。書込みデータ量に基づいて臨機圧縮を開始する方式は、大量のデータを一括でメモリ１０へ書き込む場合に有利である。書込みデータ量の閾値は、例えば、対角アクセス領域の記憶容量の５０％〜１００％の間のいずれかの値でよい。この値は、後述するようにユーザが指定できることが好ましい。

臨機圧縮は、書込み可能な対角アクセスブロックの残数に基づいて開始されてもよい。この方式であっても、書込みデータ量が対角アクセス領域の記憶容量を超える前に、メモリ１０は、臨機圧縮を開始することができる。この方式もまた、大量のデータを一括でメモリ１０へ書き込む場合に有利である。

更に、臨機圧縮開始時期は、時間のみで判断されても良い。例えば、一定時間アクセスがなかった場合、その対角アクセスブロックは圧縮対象とする方法がある。

対角アクセスアレイ（対角アクセスブロック）と全アクセスアレイ（全アクセスブロック）とは、各アレイまたは各ブロックにフラグ（１ビットデータ）を設けることによって区別することができる。フラグは、図１に示すＲＯＭ１２０に格納すればよい。また、ワード線単位に臨機圧縮を実行する場合には、ワード線ごとに設けられた既存のフラグを利用してもよい。フラグの情報によって活性化されるセンスアンプが決定される。

フラグはデータ読出し時にも利用される。例えば、読出し対象のメモリセルが含まれるブロックが全アクセスブロックである場合、センスアンプは、従来と同様にＡＢＬ（All Bit Line）方式でデータを読み出す。この場合、選択ワード線に接続された全カラムのデータがセンスアンプへ読み出される。センスアンプに読み出されたデータのうち一部のデータあるいは全データがセンスアンプからメモリ１０の外部へ読み出される。読出し対象のメモリセルが含まれるブロックが対角アクセスブロックである場合、選択ワード線のアドレスに応じて、奇数ビット線に接続されたセンスアンプまたは偶数ビット線に接続されたセンスアンプのいずれかにデータを読み出す。センスアンプに読み出されたデータのうち一部のデータあるいは全データがセンスアンプからメモリ１０の外部へ読み出される。

圧縮対象となる対角アクセスブロックは、ＮＡＮＤコントローラ２２０または外部ホストからのアドレスによって指定されてよい。あるいは、圧縮対象となる対角アクセスブロックはアドレス順に指定されてよい。さらに、圧縮対象となる対角アクセスブロックはランダムにアドレス指定されてもよい。アドレス順あるいはランダムに指定することによって、メモリセルの劣化状態を各ブロックにおいて平均化することができる。

圧縮対象となる対角アクセスブロックは、ＬＲＵ（Least Recent Used）方式で指定してもよい。ＬＲＵ方式は、最近のアクセスから最も時間の経過した対角アクセスブロックを指定する方式である。このような古い対角アクセスブロックに格納された古いデータは、読出し／書込みアクセスの確率が小さいと推測される。このようなアクセス確率の小さいデータ（古いデータ）は、高速アクセスの必要性に乏しいと推測され得る。このような古いデータを優先的に全アクセスブロックへ圧縮コピーすることによって、対角アクセスブロックおよび全アクセスブロックを効率的に使用することができる。

LRUの実現方法にはいろいろな方法があるが、例えば簡便な方法として以下の方法がある。対角アクセスブロックが古いデータを格納するか否かは、対角アクセスブロックごとに設けられたフラグを用いる。アクセスがあった場合に、該ブロックのフラグを立てる。臨機圧縮の開始直前にフラグの立っていない対角アクセスブロックが最近アクセスのなかったブ対角アクセスロックと判断される。このような最近アクセスのなかった対角アクセスブロックのデータを優先的に圧縮コピーする。各ブロックのフラグは、臨機圧縮の実行ごとに、あるいは、定期的にリセットする。これにより、全ブロックのフラグが立ってしまうことを防止する。

読出し対象のメモリセルが含まれるブロックが対角アクセスブロックである場合、選択ワード線のアドレスに応じて、奇数ビット線に接続されたセンスアンプまたは偶数ビット線に接続されたセンスアンプのいずれかにデータを読み出す。センスアンプに読み出されたデータのうち一部のデータあるいは全データがセンスアンプからメモリ１０の外部へ読み出される。尚、データ書込みおよびデータ読出しの具体例は、第１の実施形態で説明したとおりである。

（具体例１）
フラグの変更によって、各メモリセルブロックは、対角アクセスブロックおよび全アクセスブロックのいずれかに変更することができる。例えば、図２に示すメモリセルアレイ１００内の全ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、当初、対角アクセスブロックとして用いる。これにより、全ブロックに対して高速アクセスが可能となる。全ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍにデータが書き込まれた場合、或るブロックを対角アクセスブロックから全アクセスブロックへ変更する。これにより、２つの対角アクセスブロックのデータを１つの全アクセスブロックへ臨機圧縮する。臨機圧縮によって開放された対角アクセスブロックには、新たなデータを高速に書き込むことができる。書込みデータが多い場合には、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍの全てを全アクセスブロックに変更することによって、メモリ１０は、大容量のデータを格納することができる。これにより、書込みデータが少ない場合には、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍを対角アクセスブロックとして利用し高速アクセスを実現し、書込みデータが多くなってきた場合には、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍを全アクセスブロックとして利用し大容量データを記憶することができる。

（具体例２）
各メモリセルブロックは、対角アクセスブロックおよび全アクセスブロックのいずれかに予め固定されていてもよい。例えば、図２に示すブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのうち半数のブロックを対角アクセスブロックと設定し、残りの半数のブロックを全アクセスブロックと設定してもよい。具体例１では、全ブロックが全アクセスブロックである場合、センスアンプは、メモリセルへの高速アクセスをすることができない。しかし、具体例２では、半数のブロックが対角アクセスブロックとして確保されるため、高速アクセスが常に保持される。しかし、ブロックの全部を全アクセスブロックとすることはできないので、この具体例２の最大記憶容量は、具体例１の最大記憶容量よりも小さい。この場合、図4のメモリセルMCは、MC＊よりも大きい領域をもつ構成が好ましい場合がある。一般にセルの面積が小さくなると、データ保持特性や書込み特性などのセルの電気的特性が悪化していく傾向がある。高速にアクセスする対角アクセスセルで使用するメモリセルMCは大きく、使用しないメモリセルMC＊が小さくすることで、対角アクセスセルの高速動作の更なる安定動作と、全メモリ領域の最小化即ち安価なメモリの提供が実現できる。

（具体例３）
ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのうち２つのブロックを対角アクセスブロックに設定し、その他のブロックを全アクセスブロックに設定してもよい。この場合、データが２つの対角アクセスブロックに記憶されるごとに、そのデータを１つの全アクセスブロックへ圧縮コピーする。２つのブロック以外のブロックは、全アクセスブロックであるので、具体例３の最大記憶容量は、具体例２の最大記憶容量よりも大きく、具体例１の最大記憶容量に近い。さらに、２つの対角アクセスブロックが確保されているので、高速アクセスも保持される。しかし、１度に書き込むデータ量が対角アクセスブロックの記憶容量よりも多い場合、書込み速度が遅くなるおそれがある。

（具体例４）
ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのうちｎ個のブロックを対角アクセスブロックに設定し、その他のブロックを全アクセスブロックに設定してもよい。対角アクセスブロックの個数は、任意でよい。例えば、対角アクセスブロックの個数は、ユーザが選択することができるようにしてもよい。より詳細には、メモリを搭載したカードやスティック等に物理スイッチを設け、ユーザが物理スイッチを操作することによってｎを段階的に変更できるようにする。ユーザが高速アクセスよりも記憶容量の大きさを必要とする場合には、ｎが小さくなるようにユーザが物理スイッチを切り換える。ユーザが記憶容量の大きさよりも高速アクセスを必要とする場合には、ｎが大きくなるようにユーザが物理スイッチを切り換える。このように、ユーザの使用状況に応じて、メモリのモードを切り換えることによって、ユーザの多様な要求に応えることができる。

対角アクセスブロックの個数ｎは、外部のＮＡＮＤコントローラ２２０（図１）のプログラムを変更することによりソフトウェア上の仮想スイッチで切り換えてもよい。この場合も、ユーザの使用目的に応じてｎを設定すればよい。

（具体例５）
具体例１〜３のいずれかを選択することができるように、物理スイッチまたは仮想スイッチを設けてもよい。例えば、使用当初、具体例１に設定しておき、ユーザが記憶容量または高速アクセスを重視する場合に、ユーザが具体例２または３を選択してもよい。

第２の実施形態によれば、所定の設定によって、あるいは、ユーザの設定によって、メモリ１０の記憶容量の大容量性およびメモリ１０への高速アクセスを両立させることができる。あるいは、所定の設定によって、あるいは、ユーザの設定によって、メモリ１０の記憶容量の大容量性またはメモリ１０への高速アクセスのいずれかを優先させることができる。

具体例１〜５は、ブロック単位でアクセス方式を設定していた。しかし、アクセス方式は、上述のようにアレイ単位あるいはワード線単位（ページ単位）に設定してもよい。

（第３の実施形態）
図９は、本発明に係る第３の実施形態に従ったメモリ１０の構成の一例を示す概略図である。第３の実施形態は、センスアンプが格子形状の対角方向に配列されるメモリセルにアクセスする対角アクセス領域と、センスアンプが全メモリセルにアクセス可能な全アクセス領域とを１つのメモリセルアレイ１００内に含む。一部のワード線ＷＬｎ−１〜ＷＬｎ＋２に接続されたメモリ領域は対角アクセス領域である。その他のワード線ＷＬｍ−１〜ＷＬｍ＋２に接続されたメモリ領域は全アクセス領域である。第３の実施形態の一例では、１つのＮＡＮＤストリング内に対角アクセス部分および全アクセス部分の両方を含む。一方で、一つのプレーン(センスアンプとロウデコーダーで囲まれた領域) 内に対角アクセス部分と全アクセス部分を含み、ブロック毎に対角アクセスまたは全アクセスとアサインされる形が好ましい。即ち、両者の場合とも、対角アクセス領域と全アクセス領域とがセンスアンプを共有している。

或るワード線が対角アクセス領域に含まれるか、あるいは、全アクセス領域に含まれるかを識別するために、各ワード線に設定されたフラグが使用される。フラグは１ビットデータでよく、ＲＯＭ１２０に格納されている。あるいは、ワード線毎に存在している各種の設定用ビットに保持していても良い。

選択ワード線が全アクセス領域に含まれる場合、従来と同様にＡＢＬ（All Bit Line）方式で読み出す。この場合、選択ワード線に接続された全カラムのデータがセンスアンプへ読み出される。つまり、全カラムに対応するセンスアンプが動作する。センスアンプに読み出されたデータのうち一部のデータあるいは全データがセンスアンプからメモリ１０の外部へ読み出される。

選択ワード線が対角アクセス領域に含まれる場合、選択ワード線のアドレスに応じて、奇数ビット線に接続されたセンスアンプまたは偶数ビット線に接続されたセンスアンプのいずれかにデータを読み出す。センスアンプに読み出されたデータのうち一部のデータあるいは全データがセンスアンプからメモリ１０の外部へ読み出される。この場合、奇数ビット線（奇数カラム）に対応するセンスアンプまたは偶数ビット線（偶数カラム）に対応するセンスアンプのいずれか一方のみが動作する。つまり、全カラムのセンスアンプのうち半数のセンスアンプのみが動作し、残りの半数のセンスアンプは停止状態とする。このとき停止状態のセンスアンプには電流を流す必要が無い。従って、停止状態のセンスアンプからメモリセルへの電流経路を遮断する。このように停止状態のセンスアンプからメモリセルへ電流を流さないことによって、消費電力が低下するだけでなく、データ読出し時にセルソースに流れ込む電流を半分にすることができる。セルソースは、図３に示す共通ソース線ＳＬを意味する。セルソースに流れ込む電流が多いと、ソース電位ＶＳＬが上昇するため、センスアンプがデータを誤って検出するおそれがある。従って、セルソースに流れ込む電流を半減させることによって、データの誤検出を防止することができる。

さらに、偶数ビット線または奇数ビット線のいずれかの電位が固定されるので、データを伝播するビット線間の容量結合を抑制するシールド効果がある。シールド効果により、活性化されるビット線が受けるノイズが小さくなるので、センスアンプは、安定したデータ読出し動作を実行することができる。このように、対角アクセス方式は、従来のＡＢＬ等のアクセスに比べてノイズの少ない環境を提供することができる。その結果、対角アクセス方式は、上述の通り従来よりもデータ書込み速度およびデータ読出し速度を速くすることができる。

対角アクセス方式の対象となるワード線と全アクセス方式の対象となるワード線とは、図９に示すように分離されていてもよい。しかし、対角アクセス方式の対象となるワード線と全アクセス方式の対象となるワード線とは混在してもよい。例えば、対角アクセス方式の対象となるワード線と全アクセス方式の対象となるワード線とはロウごとに交互に設定されてもよい。

（第４の実施形態）
対角アクセスブロックでは、図４に示すアクセスされないメモリセルＭＣ＊は、データの書込みがなされず、繰り返し消去を受ける。従って、メモリセルＭＣ＊は過消去状態になる可能性がある。これに対処するために、データ消去動作前に書込み動作を行いメモリセルＭＣ＊のフローティングゲートに電子を注入しておく。このデータ消去前にデータを書き込む動作をpre-programと呼ぶ。また、データ消去動作後にセンスアンプがメモリセルＭＣ＊のフローティングゲートに電子を注入する。このデータ消去後にデータを書き込む動作をsoft-programと呼ぶ。データ消去動作ごとに、pre-programおよび／またはsoft-programをメモリセルＭＣ＊に実行することによって、メモリセルＭＣ＊が過消去状態になることを抑制することができる。pre-programおよび／またはsoft-programは、データ消去動作ごとにメモリセルＭＣ＊に対して実行されてもよく、ｋ回（ｋは自然数）のデータ消去動作ごとにメモリセルＭＣ＊に対して実行されてもよい。

（第５の実施形態）
対角アクセスブロックでは、図４に示すメモリセルＭＣにアクセスが繰り返されるので、メモリセルＭＣは劣化する。一方、アクセスされないメモリセルＭＣ＊は使用されないので、メモリセルＭＣ＊の劣化の程度は非常に小さい。そこで、メモリ１０の寿命を延ばすために、メモリセルＭＣへのアクセスが所定回数以上になった場合に、メモリセルＭＣとメモリセルＭＣ＊とのアクセス設定を入替える。つまり、メモリセルＭＣへのアクセスが所定回数以上になった場合に、それまでアクセス可能であったメモリセルＭＣを非アクセスメモリセルＭＣ＊に設定変更し、かつ、それまでアクセスされていなかったメモリセルＭＣ＊をアクセス可能なメモリセルＭＣに設定変更する。これにより、ブロック内の全てのメモリセルを無駄なく用いることができ、メモリ１０の寿命を延ばすことができる。

尚、メモリセルへのアクセス設定を入替えた場合、ＲＯＭ１２０に格納されフラグのデータを変更する必要がある。或る選択ワード線に対して活性化させるセンスアンプの偶奇が逆転するからである。

（第６の実施形態）
さらにメモリ１０の微細化が進むと、上記実施形態による対角アクセス方式を採用しても、近接効果の影響が現れる可能性がある。例えば、最小線幅が２０ｎｍ以下の世代になると、近接効果の影響が対角アクセスブロックに対して無視できないと考えられる。この場合、第１の実施形態で説明したＤＬＡ方式を利用することが考えられる。ＤＬＡ方式は、選択ワード線ＷＬｎに接続されたメモリセルＭＣからデータを読み出す場合、隣接するワード線ＷＬｎ＋１のデータに基づいて、ノイズ成分をキャンセルするために選択ワード線ＷＬｎのデータに補正を施す方式である。また、メモリセルＭＣに第１の実施形態で説明したＬＭ方式による多値データを格納することが考えられる。これにより、近接効果を緩和できる。

（第７の実施形態）
本発明に係る第７の実施形態に従ったメモリ１０は、対角アクセスアレイ（対角アクセスブロック）にはバイナリデータを格納し、全アクセスアレイ（全アクセスブロック）には多値データを格納する。バイナリデータは、多値データと比べて高速に読み出し、あるいは、書き込むことができる。一方、多値データは、バイナリデータに比べて大容量のデータである。第７の実施形態は、このようなバイナリデータおよび多値データの特性を利用する。対角アクセスアレイ（対角アクセスブロック）にバイナリデータを格納することによって、対角アクセスアレイ（対角アクセスブロック）への高速アクセスを保持する。全アクセスアレイ（全アクセスブロック）に多値データを格納することによって、全アクセスアレイ（全アクセスブロック）をさらに大容量化することができる。

即ち、全アクセスアレイ（全アクセスブロック）の各メモリセルに格納するデータ量（ビット数／セル）を対角アクセスアレイ（対角アクセスブロック）の各メモリセルに格納するデータ量（ビット数／セル）よりも大きくすることによって、メモリ１０はより大容量のデータを記憶することができる。

ただし、ＮＡＮＤコントローラ２２０の設計の簡略化の観点からは、対角アクセスアレイ（対角アクセスブロック）および全アクセスアレイ（全アクセスブロック）の各メモリセルに記憶されるビット数は等しいことが好ましい場合がある。従って、対角アクセスアレイ（対角アクセスブロック）および全アクセスアレイ（全アクセスブロック）の各メモリセルに格納されるビット数は、高速アクセス、記憶容量、設計上の観点等から決定すればよい。対角アクセスセルも全アクセスセルも、バイナリデータも多値データも扱えるセルである。

（対角アクセスブロックへのアクセスについて）
図１０は、対角アクセスブロックのワード線へのアクセス順の一例を示すフロー図である。この例の場合、対角アクセスブロックのワード線へアクセスする際には、センスアンプ群４０は、まず、偶数アドレス（偶数ページ）のワード線のみに連続的にアクセスし（Ｓ１０）、次に、奇数アドレス（奇数ページ）のワード線のみに連続的にアクセスする（Ｓ３０）。その逆に、センスアンプ群４０は、奇数アドレス（奇数ページ）のワード線のみに連続的にアクセスし、次に、偶数アドレス（偶数ページ）のワード線のみに連続的にアクセスしてもよい。即ち、偶数のワード線ＷＬ（２ｉ）および奇数のワード線ＷＬ（２ｉ＋１）は、それぞれ別々に選択される。

対角アクセスブロックでは、図４に示すように互いに隣接する２つのワード線において、アクセス可能なメモリセルは１ピッチずれて配置されている。従って、偶数のワード線ＷＬ（２ｉ）が連続して選択されている間、センスアンプは、偶数ビット線または奇数ビット線のいずれか一方にアクセスすれば足りる。つまり、偶数のワード線ＷＬ（２ｉ）が連続して選択されている間、偶数カラムまたは奇数カラムのいずれか一方に対応するセンスアンプを活性化すれば足り、他方のセンスアンプは停止状態のままでよい（Ｓ１２）。

一方、奇数のワード線ＷＬ（２ｉ＋１）が連続して選択されている間、センスアンプは、偶数ビット線または奇数ビット線の他方にアクセスすれば足りる。つまり、奇数のワード線ＷＬ（２ｉ＋１）が連続して選択されている間、偶数カラムまたは奇数カラムの他方に対応するセンスアンプを活性化すれば足り、上記一方のセンスアンプは停止状態のままでよい（Ｓ３２）。

選択ワード線が偶数のワード線ＷＬ（２ｉ）から奇数のワード線ＷＬ（２ｉ＋１）へ、あるいは、奇数のワード線ＷＬ（２ｉ＋１）から偶数のワード線ＷＬ（２ｉ）へ変更されるときにのみ活性化されるセンスアンプが切り換えられる（Ｓ２０）。

このように偶数アドレスのワード線と奇数アドレスのワード線とをそれぞれ別々にアクセスすることによって、活性化させるセンスアンプの切換回数を最小限に抑えることができる。他方で、従来と同様にワード線を順番にアクセスする方法も適用できる。その際には、毎回活性化するセンスアンプを切り替える必要がる。

これらの対角アクセスブロックへのアクセス方法は、第１〜第７の実施形態のいずれにも適用することができる。

本発明によるＮＡＮＤ型フラッシュメモリは、コンパクトフラッシュ（登録商標）、ＳＤカード、メモリスティックなどのメモリカード、ＵＳＢメモリ等に用いることができる。

本発明に係る第１の実施形態に従ったメモリ１０の構成の一例を示すブロック図。 メモリセルアレイ１００の構成の一例を示す図。 ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図。 第１の実施形態によるメモリ１０の駆動方法の一例を示す概略図。 ４値データを格納するメモリセルＭＣの閾値電圧を示すグラフ。 書込み動作の時間を示す説明図。 本発明に係る第２の実施形態に従ったメモリ１０の構成を示す概略図。 臨機圧縮を示す概念図。 本発明に係る第３の実施形態に従ったメモリ１０の構成の一例を示す概略図。 対角アクセスブロックのワード線へのアクセス順を示すフロー図。

符号の説明

１０…ＮＡＮＤ型フラッシュメモリ
１００メモリセルアレイ
２０…ロウデコーダ
３０…カラムデコーダ
４０…センスアンプ群
５０…入出力バッファ
２１０…外部Ｉ／Ｏパッド
２２０…ＮＡＮＤコントローラ
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＭＣ…メモリセル

Claims (5)

1. 第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと、
   前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備え、
   前記ビット線駆動回路は、データ書込み時に、第１のメモリセルに対して前記第１の方向および前記第２の方向に隣接するメモリセルのデータを変更せずに、前記第１のメモリセルに対して前記格子形状の対角方向に隣接するメモリセルに書込みアクセスすることを特徴とする不揮発性半導体記憶装置。
2. 複数のメモリセルで構成されるメモリブロックがあり、
   前記複数のメモリブロックに、前記格子形状のメモリセルの対角方向にデータが書き込まれた後、
   前記複数のメモリセルブロックのデータをまとめて１つのメモリセルブロックへ圧縮コピーすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記メモリセルアレイは、前記センスアンプが全メモリセルにアクセス可能な全アクセス領域と、前記センスアンプが前記格子形状の対角方向に配列される前記メモリセルにアクセスする対角アクセス領域とを含み、
   前記全アクセス領域および前記対角アクセス領域は、前記ワード線ごとまたは前記ブロックごとに設定されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
4. 第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと
   前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備え、
   前記センスアンプまたはビット線駆動回路は、前記ワード線に対して１つ置きに設けられた間欠メモリセルにアクセスし、隣接するワード線を選択するごとに１ピッチずれるように前記間欠メモリセルを選択することを特徴とする不揮発性半導体記憶装置。
5. 第１の方向に延伸する複数のワード線と、前記第１の方向と交差する第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とによって構成される格子形状の交点近傍に対応して設けられた複数のメモリセルからなる複数のメモリセルアレイと、
   前記複数のビット線に対応して設けられ、前記メモリセルに格納されたデータを読み出すセンスアンプと、前記メモリセルへデータを書き込む際に動作するビット線駆動回路とを備えた不揮発性半導体記憶装置の駆動方法であって、
   データ書込みまたはデータ読出し時において、第１のワード線を選択した状態で、前記センスアンプまたはビット線駆動回路は、前記複数のビット線のうち１つ置きに設けられた第１の間欠ビット線と電気的に接続され、、
   前記第１のワード線に隣接する第２のワード線を選択した状態で、前記センスアンプはまたはビット線駆動回路は、前記複数のビット線のうち前記第１の間欠ビット線に隣接しかつ１つ置きに設けられた第２の間欠ビット線に電気的に接続されることを特徴とする不揮発性半導体記憶装置の駆動方法。

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