JP2009010352A - ダイ収容スルーホールを備えたｃｍｏｓ撮像素子チップスケールパッケージおよびその方法 - Google Patents

Abstract

【課題】熱膨張率（ＣＴＥ）による不整合の問題がなく、小さいサイズのファンアウトウエハレベルパッケージング構造を提供する。
【解決手段】ダイ収容スルーホール４、接続スルーホール構造２２および第１のコンタクトパッド３を備えた基板２と、ダイ収容スルーホール４内に配設されるマイクロレンズ域６０を有するダイ６と、マイクロレンズ域６０を覆う透明カバー６８と、ダイ６の下に形成されて、ダイ６とダイ６の側壁収容スルーホール４との間の間隔内に満たされる周囲の材料２４と、ダイ６および基板２上に形成される誘電層１２と、誘電層１２上に形成されて、第１のコンタクトパッド３に接続される再分配層（ＲＤＬ）１４と、ＲＤＬ１４の上に形成される保護層２６と、基板２の下部表面で、および、接続スルーホール構造２２の下に形成される第２のコンタクトパッド１８と、保護層２６上に形成される透明ベース６８と、を備える。
【選択図】図１

Description

（関連出願の相互参照）
本出願は、次の、現在の譲受人に共通に譲渡される、同時係属出願特許文献１および特許文献２に関するものであり、その内容は参照によって本願明細書に組み込まれるものとする。
２００６年１０月６日出願の出願番号第１１／５３９，２１５号、名称「撮像素子保護のための方法」 ２００６年１２月２９日出願の出願番号第１１／６４７，２１７号、名称「ダイ収容スルーホールを備えた半導体イメージ装置パッケージおよびその方法」

本発明は、ウエハレベルパッケージ（ＷＬＰ）の構造に関し、およびより詳しくは信頼性を向上させ、かつデバイスサイズを縮小する、基板内に形成されたダイ収容スルーホールおよび相互接続スルーホールを備えたファンアウトウエハレベルパッケージに関する。

半導体デバイスの分野において、デバイス密度は増加し、および、デバイスサイズは連続的に縮小する。この種の高密度デバイスのパッケージングまたは相互接続技術に対する要求は、また、前述した状況に適合するために増大される。従来は、フリップチップ付着方法で、ソルダーバンプのアレイがダイの表面の上に形成される。ソルダーバンプの形成は、ソルダーバンプの所望のパターンを形成するためのソルダーマスクを通してソルダー複合材料を用いて、実施されることができる。チップパッケージの機能は、配電、信号分配、熱放散、保護およびサポート、およびその他を含む。半導体がより複雑になるにつれて、従来のパッケージ技法、例えばリードフレームパッケージ、フレックスパッケージ、硬性パッケージ技法は、チップ上に高密度素子を備えた、より小さいチップを形成する要求を満たすことができない。

さらに、従来のパッケージ技術がウエハ上のダイスをそれぞれのダイスに分割し、それから、それぞれ、ダイをパッケージしなければならないので、したがって、これらの技法は製造プロセスに対して時間がかかる。チップパッケージ技法は集積回路の発達によって高度に影響されるので、したがって、電子回路のサイズが厳しくなるにつれて、パッケージ技法もそうなる。前述した理由のために、パッケージ技法の傾向は現在、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハレベルパッケージ（ＷＬＰ）に向かっている。「ウエハレベルパッケージ」は、ウエハ上のパッケージング全体および全ての相互接続、同じく他の処理ステップが、チップ（ダイス）への分断（ダイシング）の前に実施される、ことを意味するとして理解されるべきである。一般に、全ての組立プロセスまたはパッケージプロセスの完了の後、個々の半導体パッケージが、複数の半導体ダイスを有するウエハから切り離される。ウエハレベルパッケージは、極めて良い電気的性質と組み合わせられる極めて小さい寸法を有する。

ＷＬＰ技法は、ダイが製造されて、ウエハ上で試験されて、そして次に、このウエハが表面実装ラインで組立用のダイシングによって分断される高度なパッケージング技術である。ウエハレベルパッケージ技法が、シングルチップまたはダイを利用せず、１つの対象物としてウエハ全体を利用するので、したがって、スクライビングプロセスを実行する前に、パッケージングおよび試験が達成され、さらに、ＷＬＰは、ワイヤーボンディング、ダイマウントおよびアンダーフィルのプロセスが省略されることができるような高度な技法である。ＷＬＰ技法を利用することによって、コストおよび製造時間を減少することができ、および、ＷＬＰの得られる構造がダイに等しくなることができ、したがって、この技法は電子デバイスの小型化の要求を満たすことができる。

上で言及されたＷＬＰ技法の利点にもかかわらず、ＷＬＰ技法の受け入れに影響するいくつかの問題が、それでも存在する。たとえば、ＷＬＰの構造とマザーボード（ＰＣＢ）の材料との間のＣＴＥ差異（不整合）は、この構造の機械的不安定性に対するもう一つの重要な要因になる。特許文献３によって開示されるパッケージ方式は、ＣＴＥ不整合問題を被る。それは従来技術が成形コンパウンドによって封入されるシリコンダイを使用するからである。公知のように、シリコン材料のＣＴＥは２．３であるが、成形コンパウンドのＣＴＥは４０−８０前後である。この配置によって、コンパウンドおよび誘電層材料の硬化温度がより高いことに起因して、チップ位置がプロセス中にシフトされ、および相互接続パッドがシフトされ、歩留および性能問題が生じる。温度サイクリング中に元の位置に戻ることは、困難である（硬化温度がＴｇに近い／Ｔｇを超える場合、それはエポキシ樹脂特性によって生じる）。それは、従来構造パッケージが大きなサイズで処理されることができず、および、それがより高い製造費用を生じさせることを意味する。
米国特許第６，２７１，４６９号

更に、一部の技法は、基板の上側表面上に直接形成されるダイの使用を伴う。公知のように、半導体ダイのパッドはエリアアレイ型の複数の金属パッドへの再分配層（ＲＤＬ）を伴う再分配プロセスを通して再分配される。ビルドアップ層が、パッケージのサイズを増大する。したがって、パッケージの厚さは増加する。これは、チップのサイズを縮小する要求と対立する可能性がある。

更に、従来技術は「パネル」タイプパッケージを形成するために複雑なプロセスに苦しむ。それは、封入用のモールドツールおよびモールド材料の射出を必要とする。コンパウンドを熱硬化させた後のそりの為に同じレベルでダイおよびコンパウンドの表面を制御しそうになく、ＣＭＰプロセスが、平坦でない表面を研磨するために必要かもしれない。コストは、したがって、増加する。

したがって、本発明は上述した課題を克服して、更に温度サイクリングのより良いボードレベル信頼度試験を提供するために、良いＣＴＥ性能および縮小サイズを備えたファンアウトウエハレベルパッケージング（ＦＯ−ＷＬＰ）構造を提供する。

本発明の目的は、優れたＣＴＥ性能および縮小サイズを備えたファンアウトＷＬＰを提供することである。

本発明の別の目的は、信頼性を向上させ、かつデバイスサイズを縮小するためのダイ収容スルーホールを有する基板を備えたファンアウトＷＬＰを提供することである。

更に、本発明の別の目的は、更にマイクロレンズを保護するマイクロレンズ域を覆う透明ベース（ガラス）を有するＣＩＳ−ＣＳＰパッケージを提供することである。

本発明は、ダイ収容スルーホール、接続スルーホール構造および第１のコンタクトパッドを備えた基板と、ダイ収容スルーホール内に配設されるマイクロレンズ域を有するダイと、マイクロレンズ域を覆う透明カバーと、ダイの下に形成されて、ダイとダイの収容スルーホールの側壁との間の間隔内に満たされる周囲の材料と、ダイおよび基板上に形成される誘電層と、誘電層上に形成されて、第１のコンタクトパッドに接続される再分配層（ＲＤＬ）と、ＲＤＬの上に形成される保護層と、基板の下部表面で、および、接続スルーホール構造の下に形成される第２のコンタクトパッドと、保護層上に形成される透明ベースと、を備えるパッケージの構造を開示する。

基板の材料は、エポキシタイプＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（印刷回路基板）材料、ガラスまたはセラミックを含む。代わりとして、基板の材料は、合金または金属を含み、好ましくは、基板のＣＴＥ（熱膨張率）は、約１６ないし２０のＣＴＥを有するマザーボード（ＰＣＢ）のＣＴＥの近くにある。誘電層の材料は、弾性誘電層、感光層、シリコーン誘導体ベースの層、シロキサン重合体（ＳＩＮＲ）層、ポリイミド（ＰＩ）層またはシリコーン樹脂層を含む。

本発明の別の態様は、半導体デバイスパッケージを形成するための方法であって、ダイ収容スルーホール、接続スルーホール構造およびコンタクト金属パッドを備えた基板を準備するステップと、（アラインメントパターンを有する）ダイ再分配ツール上にパターン化された接着剤を印刷するステップと、ピックアンドプレース精密アラインメントシステムによって所望のピッチでダイ再分配ツール上にマイクロレンズ域を有する所望のダイスを再分配するステップと、ダイ再分配ツールに基板を接着するステップと、ダイスおよびスルーホールの側壁およびダイスの裏面の間のスペースにコアペースト材料（好ましくは弾性材料）を再充填するステップと、パネルを形成するためにダイ再分配ツールを切り離すステップと、ダイの活性表面および基板の上側表面上に誘電層をコーティングするステップと、マイクロレンズ、ダイスおよび基板のコンタクトパッドを露出させるために開口部を形成するステップと、誘電層の上に少なくとも一つの導電性ビルトアップ層を形成するステップと、前記少なくとも一つの導電性ビルトアップ層の上にコンタクト構造を形成するステップと、少なくとも一つの導電性ビルトアップ層の上に保護層を形成するステップと、マイクロレンズ域を露出させるステップと、保護層上に（真空接着）透明ベースを付着して、透明ベースを接着するために保護層を硬化させるステップと、透明ベース上にカバーゾーンを画成するためにラインを透明ベースに画線機で引くステップと、ブルーテープ（フレームタイプ）上にパネルの透明ベースサイトを取り付けるステップと、基板の下部表面（パネル）から透明ベースの表面まで／前の基板を切るステップと、パンチャによって透明ベースをばらばらにするステップと、テープからＣＳＰパッケージを取り除いて、トレー上に配置するステップと、を含む方法が開示される。

本発明は、次に本発明の好ましい実施態様および添付の図によってより詳細に記載される。それにもかかわらず、認識されるべきは、本発明の好ましい実施態様が例示するためにだけあることである。ここで言及される好ましい実施態様の他に、本発明は明示的に記載されるものの他に広範囲の他の実施態様において実践されることができ、および添付の請求の範囲に指定される場合を除いて、本発明の有効範囲は明示的には限定されない。

本発明は、その上に形成される予め定められた端子コンタクト金属パッド３を有する基板および基板２の中に形成される予め形成されたダイ収容スルーホール４を利用するファンアウトＷＬＰの構造を開示する。ダイは基板のダイ収容スルーホール内に配設されて、コアペースト材上に取り付けられ、例えば、弾性コアペースト材がダイ端と基板のダイ収容スルーホールの側壁との間のスペースにおよび／またはダイの下に充填される。感光材が、ダイおよび予め形成された基板（コアペースト域を含む）の上にコーティングされる。好ましくは、感光材の材料は弾性体から形成される。

図１は、本発明の一実施態様に従うファンアウトウエハレベルパッケージ（ＦＯ−ＷＬＰ）の断面図を例示する。図１に示すように、ＦＯ−ＷＬＰの構造は（有機基板用の）第１の端子コンタクト導電パッド３を有する基板２およびダイ６を収容するためにその中に形成されるダイ収容スルーホール４を含む。このダイ収容スルーホール４は、基板を通して基板の上側表面から下部表面まで形成される。ダイ収容スルーホール４は、基板２内に予め形成される。コアペースト材料２１が、ダイ６の下部表面の下に真空印刷またはコーティングされ、それによってダイ６を封止する。コアペースト２１が、また、ダイ端６とスルーホール４の側壁との間のスペース（間隔）内に再充填される。導電（金属）層２４が、ダイ６と基板２との間の密着性を向上するための任意選択プロセスとして、ダイ収容スルーホール４の側壁上にコーティングされる。

ダイ６が、基板２上のダイ収容スルーホール４内に配設される。わかるように、コンタクトパッド（ボンディングパッド）１０がダイ６の上に形成される。感光層または誘電層１２が、ダイ６および基板の上側表面の上に形成される。複数の開口が、リソグラフィプロセスまたは露光および現像手順を通して誘電層１２内に形成される。複数の開口が、それぞれ、基板の上側表面上のコンタクトパッド（または入出力パッド）１０および第１の端子コンタクト導電パッド３に位置合わせされる。導電トレース１４とも称される、ＲＤＬ（再分配層）１４が層１２の上に形成される金属層の選択された部分を除去することによって誘電層１２の上に形成され、ＲＤＬ１４は、入出力パッド１０および第１の端子コンタクト導電パッド３を通してダイ６と電気的に接続されるように保つ。基板２は、基板２内に形成される接続スルーホール２２を更に備える。第１の端子コンタクト金属パッド３が、接続スルーホール２２の上に形成される。導電材料が、電気的接続のために接続スルーホール２２内に再充填される。第２の端子コンタクト導電パッド１８が、基板２の下部表面にかつ接続スルーホール２２の下に位置して、基板の第１の端子コンタクト導電パッド３に接続される。スクライブライン２８が、各々のユニットを切り離すためにパッケージユニットの間に画成され、より良い切断品質のために、スクライブラインの上には全く誘電層がない。保護層２６が、ＲＤＬ１４をカバーするために使用される。

留意する必要があることは、ダイ６が、ダイ６上に形成されるマイクロレンズ域６０を含むことである。マイクロレンズ域６０は、その上に形成される第２の保護層６２を有する、図１Ａを参照されたい、第２の保護層６２は、コーティングプロセスおよびプロセス中に粒子汚染を保護するために、はっ水性および油反発性を備えた保護層６２の性質によってなされた。

誘電層１２およびコアペースト材料２１は、誘電層１２が、弾性特性を有するために、温度サイクリング中にダイ６と基板２との間の熱機械応力を吸収する緩衝域として作用する。上述した構造は、ＬＧＡタイプパッケージを構成する。

透明ベース６８、例えばガラスカバーが、マイクロレンズ域６０上の第２の保護層６２を覆うように保護層２６上に形成され、それによってガラスカバー６８とマイクロレンズ域６０との間に間隔（キャビティ）を生成する。透明ベース６８は、パッケージサイズ（フットプリント）と同じ、または、パッケージ（カットの後の基板）サイズよりわずかに大きいことができる。保護層２６、好ましくは弾性体が、ガラスカバー６８に接着するために使用されることができる。

代替実施態様が図２に見られることができ、導電ボール２０が第２の端子コンタクト導電パッド１８上に形成される。このタイプはＢＧＡタイプと呼ばれ、および、接続スルーホール２２が基板の縁部サイト内に位置することができる。他の部分は図１に類似しており、したがって、詳細な説明は省略される。端子パッド１８は、この場合にＢＧＡ方式の下でＵＢＭ（アンダーボール金属）として作用することができる。複数のコンタクト導電性パッド３が、基板２の上側表面にかつＲＤＬ１４の下に形成される。

好ましくは、基板２の材料は画成されたスルーホールを有するエポキシタイプＦＲ５、ＢＴ、ＰＣＢの様な有機基板またはプレエッチング回路を有するＣｕ金属である。好ましくは、ＣＴＥはマザーボード（ＰＣＢ）の一つと同じである。好ましくは、高ガラス転移温度（Ｔｇ）を備えた有機基板は、エポキシタイプＦＲ５またはＢＴ（ビスマレイミドトリアジン）タイプ基板である。Ｃｕ金属（ＣＴＥ約１６）もまた、使用されることができる。ガラス、セラミック、シリコンが基板として使用されることができる。弾性コアペーストが、シリコーンゴム樹脂弾性体から形成される。

基板は、ウエハタイプのような丸いタイプとすることができ、直径は、２００、３００ｍｍ以上とすることができる。それは、パネル形態のような矩形のタイプに対して使用されることができる。基板２は、ダイ収容スルーホール４によって予め形成される。スクライブライン２８が、各々のユニットを切り離すためにユニットの間に画成される。図３を参照して、それは基板２が複数の予め形成されたダイ収容スルーホール４および接続スルーホール２２を含むことを示す。導電材料が、接続スルーホール２２の中に再充填され、それによって接続スルーホール構造体を構成する。

本発明の一実施態様において、誘電層１２は好ましくはシロキサン重合体（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズおよびその組合せを備えるシリコーン誘電体ベースの材料によって作られる弾性誘電材料である。別の実施態様において、誘電層は、ポリイミド（ＰＩ）またはシリコーン樹脂を備える材料によって作られる。好ましくは、それは単純なプロセスのための感光層である。

本発明の一実施態様において、弾性誘電層は１００（ｐｐｍ／℃）より大きいＣＴＥ、展伸度約４０パーセント（好ましくは３０パーセント−５０パーセント）を有する一種の材料であり、および、材料の硬度はプラスチックとゴムとの間である。弾性誘電層１２の厚さは、温度サイクル試験中にＲＤＬ／誘電層界面に蓄積される応力に依存する。

図４は、（ガラスまたはＣＣＬ）キャリア用のツール４０および基板２を例示する。一時的な接着材料のような接着材料４２が、ツール４０の周辺領域に形成される。１つの場合において、このツールは、パネル形式の形状を備えたガラスまたはＣＣＬ（銅クラッド積層体）でできていることができる。接続スルーホール構造は、基板の端で形成されない。図４の下の部分は、このツールと基板の組合せを例示する。パネルは（ガラスまたはＣＣＬ）キャリアと接着し、それはプロセス中にパネルにくっついて、保持する。

図５は、ダイ収容スルーホール４を有する基板の平面図を例示する。基板の端領域５０は、ダイ収容スルーホールを有さず、それは、ＷＬＰプロセス中に（ガラスまたはＣＣＬ）キャリアを貼り付ける（接着）ために使用される。ＷＬＰプロセスが完了されたあと、基板２は（ガラスまたはＣＣＬ）キャリアから点線に沿って切断（解放）され、それは、点線の内部領域がパッケージ分断のための鋸引きプロセスによって処理されることを意味する。

図６を参照して、上述したデバイスパッケージは、導電トレース７４を備えた印刷回路基板７２上のレンズホルダ７０を有するＣＩＳモジュールに一体化されることができる。コネクタ７６が、印刷回路基板７２の一端に形成される。好ましくは、印刷回路基板７２はフレキシブル印刷回路基板（ＦＰＣ）を含む。デバイスパッケージ１００は、ＦＰＣ上のコンタクト金属パッド７５を経て印刷回路基板７２上に、および、ＳＭＴプロセスを用いてはんだ接合（ペーストまたはボール）によってレンズホルダ７０内に形成される。レンズ７８がホルダ７０の上に形成され、および、ＩＲフィルタ８２（任意）がレンズホルダ７０内にかつデバイス１００とレンズとの間に位置する。少なくとも一つの受動素子８０が、レンズホルダ７０の中でまたはレンズホルダ７０の外でＦＰＣ上に形成されることができる。

シリコンダイ（ＣＴＥは〜２．３である）が、このパッケージの内側にパッケージされる。ＦＲ５またはＢＴ有機エポキシタイプ材料（ＣＴＥ〜１６）が、基板として使用され、およびそのＣＴＥはＰＣＢまたはマザーボードと同じである。ダイと基板との間のスペース（間隔）は、（ダイとエポキシタイプＦＲ５／ＢＴとの間の）ＣＴＥ不整合による熱機械応力を吸収するために充填材料（弾性コアペーストを好む）で充填される。更に、誘電層１２はダイパッドとＰＣＢとの間の応力を吸収するために弾性体を含む。ＲＤＬ金属はＣｕ／Ａｕ材であり、および、ＣＴＥはＰＣＢおよび有機基板と同じの約１６であり、およびコンタクトバンプのＵＢＭ１８が、基板の端子コンタクト金属パッド３の下に置かれる。ＰＣＢの金属ランドはＣｕ組成金属であり、ＣｕのＣＴＥはＰＣＢの一つに適合する約１６である。上の記述から、本発明は優れたＣＴＥ（完全にＸ／Ｙ方向に整合）解決策をＷＬＰに提供することができる。

明らかに、ビルドアップ層（ＰＣＢおよび基板）の下のＣＴＥ整合問題は、現在の方式によって解決し、および、それはより良い信頼性（オンボードレベル状態の間の基板上の端子パッド（ソルダーボール／バンプ）に対するＸ／Ｙ方向の熱応力がない）を提供し、および、弾性ＤＬがＺ方向応力を吸収するために使用される。チップ端と基板のスルーホールの側壁との間のスペース（間隙）は、機械／熱応力を吸収するために弾性誘電材料を充填するのに使用されることができる。

本発明の一実施態様において、ＲＤＬの材料はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を備え、ＲＤＬの厚さは、２ｕｍと１５ｕｍの間にある。Ｔｉ／Ｃｕ合金が、シード金属層としてまた、スパッタリング技法によって形成され、および、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金が電気メッキによって形成され、ＲＤＬを形成するために電気メッキプロセスを利用することは、温度サイクリング中にＣＴＥ不整合に耐えるようにＲＤＬを十分に厚くおよびより良い機械的性質にすることができる。金属パッドは、ＡｌまたはＣｕ、または、その組合せとすることができる。ＦＯ−ＷＬＰの構造が弾性誘電層としてＳＩＮＲおよびＲＤＬとしてＣｕを利用する場合、ここで示されない応力分析によって、ＲＤＬ／誘電層界面内に蓄積される応力は減少する。

図１−２に示すように、ＲＤＬはダイから散開して、それらは第２の端子パッドに向かって下向きに連通する。従来技術と異なるのは、ダイ６が、基板の予め形成されたダイ収容スルーホール内に収容され、それによってパッケージの厚さを減らすことである。従来技術は、ダイパッケージ厚さを減らすためにルールに違反する。本発明のパッケージは、従来技術より薄い。更に、基板はパッケージの前に事前に準備される。スルーホール４は、予め定められている。したがって、スループットはこれまでより向上される。本発明は、減少した厚さおよび良いＣＴＥ整合性能を備えたファンアウトＷＬＰを開示する。

本発明は、基板（好ましくは有機基板ＦＲ４／ＦＲ５／ＢＴ）を準備することを含み、およびコンタクト金属パッドが上面に形成される。ダイ収容スルーホールは、ダイサイズプラス＞１００ｕｍ／側面より大きいサイズで形成される。深さは、ダイス厚さの厚さと同じである（または約２５ｕｍ厚い）。

マイクロレンズの保護層が加工処理されたシリコンウェハ上に形成され、粒子汚染を回避することはファンアウトＷＬＰプロセス中の歩留を向上させることができる。次のステップは、裏面ラッピングによってウエハを所望の厚さにラッピングする。ウエハは、ダイスを切り離すためにダイシング手順に送られる。

その後に、本発明のプロセスはダイ再分配（位置合せ）ツールにその上に形成される位置合せパターンを設けることを含む。次いで、パターン化された接着剤が（ダイスおよび基板の表面を貼るために使用される）ツール上に印刷され、続いて所望のピッチでツール上の所望のダイスを再分配するためにフリップチップ機能を備えたピックアンドプレース精密位置合せシステムを用いる。パターン化された接着剤が、チップ（活性表面側）をツール上に貼り付ける。その後、（ダイ収容スルーホールを備えた）基板が（パターン化された接着剤によって貼り付けられた）ツール上で結合されて、その後に弾性コアペースト材をダイと（ＦＲ５／ＢＴ）基板のスルーホールの側壁およびダイ裏面との間のスペース（間隔）上に印刷することが続く。コアペーストの表面および基板を同じレベルに保つのが好ましい。次に、硬化プロセスがコアペースト材を硬化させるために使用され、および接着材料によって（ガラスまたはＣＣＬ）キャリアを接着する。パネルボンダが、基板およびダイ裏面にベースを接合するために使用される。真空硬化が実行され、ツールをパネルウエハから切り離すことが続く。

一旦ダイが基板（パネルベース）上に再分配されると、次いで、クリーンアップ手順がぬれおよび／または乾燥洗浄によってダイス表面を洗浄するために実行される。次のステップは、パネルの表面上に誘電材料をコーティングすることである。その後、リソグラフィプロセスがバイア（コンタクト金属パッド）およびＡｌボンディングパッドおよびマイクロレンズ域またはスクライブライン（任意選択）を開けるために実行される。プラズマ洗浄ステップが、次いでバイアホールおよびＡｌボンディングパッドの表面を洗浄するために実行される。次のステップはシード金属層としてＴｉ／Ｃｕをスパッタすることであり、そして次に、フォトレジスタ（ＰＲ）が、再分配された金属層（ＲＤＬ）のパターンを形成するために誘電層およびシード金属層の上にコーティングされる。次いで、電気めっきがＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために処理され、ＲＤＬ金属トレースを形成するためにＰＲを取り除くことおよび金属ウェットエッチングが続く。その後、次のステップは、最上部誘電層をコーティングし、または印刷することであり、およびマイクロレンズ域を開けるまたはスクライブライン（任意選択）を開けることである。

誘電層が形成されたあとおよび保護層の形成の後、マイクロレンズ域は露出されることができる。

本発明は、リソグラフィプロセスの使用なしで透明ベース（ガラス）、例えば図１および２のガラスカバー６８を形成するための方法を提供する。図７および図８を参照して、ガラスはパネルと共にガラスを接着するために約５０ミクロンメートル精度アラインメントでパネルボンダ（真空状態で）によって処理される。好ましくは、このプロセスは真空接着によって実行され、したがって、キャビティが生成される、ステップ３００を参照されたい。ガラス２０２は、丸いタイプまたは矩形のタイプであることができる。ガラスは任意選択で、ＩＲコーティングでコーティングされ、および、コーティングの厚さは約５０−２００ミクロンメートルである。

図８のステップ３０５において、次のステップは、図７に示すように、ガラス上にスクライブライン２０４をガラス２０２に画線機で引くことである。垂直線および水平線によって構成されるスクライブラインが、チェッカーボードパターンを形成し、それによって各スクライブラインによって分割されるカバーゾーン２０６を形成する。

次いで、ステップ３１０において、第２のコンタクト金属１８上にボール配置またははんだペーストを印刷し、熱リフロー手順がボール側上でリフローするために実行される（ＢＧＡタイプに対して）。試験が、実行される。パネルウエハレベル最終試験が、コンタクト金属バイアと接触する垂直またはエポキシプローブカードを用いて実行される。テストの後、ステップ３１５において、（透明ベース−ガラス付きの）パネルをブルーテープフレーム形状の上に取り付け、基板２００が下部表面サイトから鋸で切られて、基板を個々のユニットに切り離す。

次のステップ３２０は、ゴムパンチャまたはローラーによって基板の下部表面サイトからガラスをばらばらにすることである。次いで、ステップ３２５において、パッケージはそれぞれトレーまたはテープアンドリール上にパッケージをピックアンドプレースされる。

個々のＣＩＳ（ＣＭＯＳ撮像素子）パッケージモジュールにおいて、透明ベースを備えたセンサパッケージが、ファンアウトウエハレベルパッケージの上面に取り付けられ、および、パッケージがＳＭＴプロセスによって印刷回路基板上にはんだ付けされる。レンズホルダは、おそらくレンズを保持するために印刷回路基板上に固定される。ＩＲ ＣＡＲＴのようなフィルタがレンズホルダに固定される。代わりとして、フィルタはフィルタ層、例えば、ガラスの上または下の表面に形成されフィルタとして働くＩＲフィルタ層、を備えることができる。一実施態様において、ＩＲフィルタ層はＴｉＯ２、光触媒を備える。このガラスは、マイクロレンズを粒子包含から防ぐことができる。ユーザーは、マイクロレンズを傷つけることなくガラス上の粒子を取り除くために液体または空気洗浄を用いることができる。

したがって、本発明によれば、上述したパッケージ構造は次のごとくリストされる利点を有する：本発明のＢＧＡまたはＬＧＡパッケージ構造は、マイクロレンズを粒子汚染から防ぐことができる。さらに、ＣＭＯＳ／ＣＣＤ撮像素子パッケージモジュール構造は粒子汚染を取り除くために直接清掃されることができる。本発明のＢＧＡまたはＬＧＡパッケージ構造の製造プロセスは、かなり簡単である。

本発明の利点は、以下の通りである：
このプロセスは、パネルウエハタイプを形成するのに簡単で、パネル表面の粗さを制御するのに容易である。パネルの厚さは制御されるのに容易であり、および、ダイシフト問題はプロセス中に除去される。射出モールドツールは省略されおよび、そり、ＣＭＰのポリシングプロセスはどちらも導入されない。パネルウエハは、ウエハレベルパッケージプロセスによって処理されるのに容易である。

基板は、プリフォームダイ収容スルーホール、相互接続スルーホールおよび端子コンタクト金属パッド（有機基板に対して）によって予め用意され、スルーホールのサイズは、ダイサイズプラス側面につき約＞１００ｕｍに等しく、シリコンダイと基板（ＦＲ５／ＢＴ））との間のＣＴＥが異なることによる熱応力を吸収するために、弾性コアペースト材を充填することによって応力バッファ解放領域として使用されることができる。パッケージングスループットは、ダイの表面上に単純なビルドアップ層を適用することによって増加する（製造サイクル時間は、減少した）。端子パッドは、ダイ活性表面の反対側に形成される。

ダイス配置プロセスは、現在のプロセスと同じである。弾性コアペースト（樹脂、エポキシコンパウンド、シリコーンゴム、など）が、本発明の熱応力解放バッファのためにダイス端とスルーホールの側壁との間のスペースを再充填され、次いで、真空熱硬化が適用される。ＣＴＥ不整合問題は、パネル成形プロセス（基板に近い、適合したＣＴＥを備えたガラスキャリアを使用する）中に克服される。シリコーン誘電材料（好ましくはＳＩＮＲ）だけが、活性表面および基板（好ましくはＦＲ４５またはＢＴ）表面上にコーティングされる。誘電層（ＳＩＮＲ）が、コンタクトを開けるための感光層であるために、コンタクトパッドは、フォトマスクプロセスだけを用いて開口される。ダイおよび基板は、キャリアと共に接合される。パッケージおよびボードレベルの両方に対する信頼性は、特にボードレベル温度サイクル試験に対して、これまでよりよく、それは、基板とＰＣＢマザーボードのＣＴＥが、同一であり、したがって、何の熱機械応力もソルダーバンプ／ボールに印加されない、ことに起因し、ボード試験の温度サイクリング中の以前の故障モード（ソルダーボール亀裂）は明白でなかった。コストは低く、および、プロセスは単純である。マルチチップパッケージを形成することも、容易である。

本発明の好適な実施態様が記載されたとはいえ、本発明が記載された好適な実施態様に限定されるべきでないことは、当業者に理解されよう。むしろ、特許請求の範囲によって規定されるように、さまざまな改変と変更態様が本発明の趣旨および範囲内でなされることができる。

本発明に従うファンアウトＷＬＰ（ＬＧＡタイプ）の構造の断面図を例示する。 本発明に従うマイクロレンズの構造の断面図を例示する。 本発明に従うファンアウトＷＬＰ（ＢＧＡタイプ）の構造の断面図を例示する。 本発明に従う基板の断面図を例示する。 本発明に従う基板とガラスキャリアの組合せの断面図を例示する。 本発明に従う基板の平面図を例示する。 本発明に従うＣＩＳモジュールの断面図を例示する。 本発明に従うテープ上に付着されるガラスを示す模式図を例示する。 本発明に従うフローチャートを例示する。

符号の説明

２ 基板
３ 端子コンタクト金属パッド
４ ダイ収容スルーホール
６ ダイ
１０ コンタクトパッド（ボンディングパッド）
１２ 誘電層
１４ ＲＤＬ
１８ 端子コンタクト導電パッド
２０ 導電ボール
２１ コアペースト
２２ 接続スルーホール
２４ 導電（金属）層
２６ 保護層
２８ スクライブライン
４０ ツール
４２ 接着材料
５０ 端領域
６０ マイクロレンズ域
６２ 保護層
６８ 透明ベース
７０ レンズホルダ
７２ 印刷回路基板
７４ 導電トレース
７５ コンタクト金属パッド
７６ コネクタ
７８ レンズ
８０ 受動素子
８２ ＩＲフィルタ
１００ デバイスパッケージ
２００ 基板
２０２ ガラス
２０４ スクライブライン
２０６ カバーゾーン

Claims (4)

1. 基板を備えた半導体デバイスパッケージの構造であって、
   ダイ収容スルーホール、接続スルーホール構造および第１のコンタクトパッドを備えた前記基板と、
   前記ダイ収容スルーホール内に配設されるマイクロレンズ域を有するダイと、
   前記ダイの下に形成されて、前記ダイと前記ダイ収容スルーホールの側壁との間の間隔内に充填される周囲の材料と、
   前記ダイおよび前記基板上に形成され、前記マイクロレンズ域およびコンタクトパッドを露出させる誘電層と、
   前記誘電層上に形成され、かつ前記第１のコンタクトパッドに接続される再分配層と、
   前記再分配層の上に形成される保護層と、
   前記基板の下部表面に、かつ前記接続スルーホール構造の下に形成される第２のコンタクトパッドと、
   前記保護層上に形成される透明ベースと、によって特徴づけられる構造。
2. さらに、前記第２のコンタクトパッドに接続される導電性バンプ、を備える請求項１に記載の構造。
3. 基板を備えた半導体デバイスパッケージを形成するための方法であって、
   ダイ収容スルーホール、接続スルーホール構造およびコンタクト金属パッドを備えた前記基板を準備するステップと、
   ダイ再分配ツール上にパターン化された接着剤を印刷するステップと、
   ピックアンドプレース精密アラインメントシステムによって所望のピッチで前記ダイ再分配ツール上にマイクロレンズ域を有する所望のダイスを再分配するステップと、
   前記ダイ再分配ツールに前記基板を接着するステップと、
   前記ダイスおよび前記スルーホールの側壁および前記ダイスの裏面の間のスペースに弾性コアペースト材料を再充填するステップと、
   前記ダイ再分配ツールを切り離すステップと、
   前記ダイの活性表面および前記基板の上側表面上に誘電層をコーティングするステップと、
   マイクロレンズ、前記ダイスおよび前記基板のコンタクトパッドを露出させるために開口部を形成するステップと、
   前記誘電層の上に少なくとも一つの導電性ビルトアップ層を形成するステップと、
   前記少なくとも一つの導電性ビルトアップ層の上にコンタクト構造を形成するステップと、
   前記少なくとも一つの導電性ビルトアップ層の上に保護層を形成するステップと、
   前記マイクロレンズ域を露出させるステップと、
   前記保護層上に透明ベースを真空接着するステップと、
   前記透明ベース上にカバーゾーンを画成するためにラインを前記透明ベースに画線機で引くステップと、
   テープフレーム上の前記透明ベースサイトとともにパネルを取り付けるステップと、
   前記基板の前記下部表面から前記基板を切るステップと、
   パンチャによって前記透明ベースをばらばらにするステップと、
   前記パッケージを切り離すステップと、
   を含むことを特徴とする方法。
4. さらに、前記コンタクト構造に接続される導電性バンプを形成するステップ、を含む請求項３に記載の方法。