JP2008305387A

JP2008305387A - レギュレータ回路及びその制御方法

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Publication number: JP2008305387A
Application number: JP2008118360A
Authority: JP
Inventors: Masami Aiura; 正巳相浦; Satoshi Takahashi; 聡高橋
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2007-06-08
Filing date: 2008-04-30
Publication date: 2008-12-18
Anticipated expiration: 2028-04-30
Also published as: US20080303492A1; US7508177B2; JP5408900B2

Abstract

【課題】スイッチングレギュレータ起動時の出力ノイズを低減し得るレギュレータ回路を提供すること。
【解決手段】レギュレータ回路１００は、リニアレギュレータ１１０とスイッチングレギュレータ１２０とを含む。リニアレギュレータ１１０は、第１帰還ループＦＢ１を用いて入力電圧ＶＩＮから第１レギュレータ電圧ＯＵＴ１を生成する。スイッチングレギュレータ１２０は、第１帰還ループＦＢ１に接続された第２帰還ループＦＢ２を用いて入力電圧ＶＩＮから第２レギュレータ電圧ＯＵＴ２を生成する。第１帰還ループＦＢ１にはループ制御回路１３０が接続されている。ループ制御回路１３０は、スイッチングレギュレータ１２０が活性化されるとき、リニアレギュレータ１１０により生成すべき第１レギュレータ電圧ＯＵＴ１、すなわちリニアレギュレータ１１０のターゲット電圧を引き下げる。
【選択図】図４

Description

本発明は、レギュレータ回路及びその制御方法に関し、詳しくは、スイッチングレギュレータとリニアレギュレータとの切り替え時の出力ノイズを低減する方法及び回路に関する。

図１は、従来のレギュレータ回路１０の概略的なブロック図である。このレギュレータ回路１０は、各々入力電圧ＶＩＮを電源とするリニアレギュレータ１２とスイッチングレギュレータ１４とを含む。

リニアレギュレータ１２は、ロー・ドロップ・アウト（ＬＤＯ）回路であり、入力電圧ＶＩＮと略同一レベルの第１レギュレータ電圧ＯＵＴ１を生成する。リニアレギュレータ１２は、入力電圧ＶＩＮを受け取るＰチャネル型ＭＯＳトランジスタＴ１を含み、トランジスタＴ１から出力された第１レギュレータ電圧ＯＵＴ１を、抵抗１６，１８間の接続点Ｎ１を介してエラーアンプ２０に帰還する。エラーアンプ２０は、イネーブル信号ＬＤＯＥＮによって活性化され、帰還ループＦＢ１を介して受け取った第１レギュレータ電圧ＯＵＴ１を基準電圧Ｖｒｅｆと比較する。そして、エラーアンプ２０は、両電圧ＯＵＴ１，Ｖｒｅｆの比較結果に基づいて、第１レギュレータ電圧ＯＵＴ１の変動を補償するようにトランジスタＴ１を駆動する駆動電圧Ｖ１を生成する。

スイッチングレギュレータ１４は、ＤＣＤＣコンバータ（ＤＤＣとも称す）であって、入力電圧ＶＩＮを受け取るＰチャネル型ＭＯＳトランジスタＴ２と、該トランジスタＴ２とグランドとの間に接続されたＮチャネル型ＭＯＳトランジスタＴ３とを含む。スイッチングレギュレータ１４は、トランジスタＴ２，Ｔ３のオン・デューティを制御することにより、トランジスタＴ２，Ｔ３間の接続点Ｎ２に接続されたコイルＬ１に電流をチャージし、その電流に応じた電荷を容量Ｃ１に蓄積する。こうして、スイッチングレギュレータ１４は、略一定の安定した第２レギュレータ電圧ＯＵＴ２を生成する。そして、スイッチングレギュレータ１４は、その第２レギュレータ電圧ＯＵＴ２を、帰還ループＦＢ２（コイルＬ１）を介してＤＣＤＣ制御回路２２に帰還する。

ＤＣＤＣ制御回路２２は、エラーアンプ２２Ａ及び信号処理回路２２Ｂを含み、それらは、イネーブル信号ＤＤＣＥＮによって活性化される。エラーアンプ２２Ａは、第２レギュレータ電圧ＯＵＴ２をターゲット電圧、即ちエラーアンプ２２Ａに供給された基準電圧と比較し、その比較結果に応じた増幅信号を生成する。信号処理回路２２Ｂは、図示しない発振器及びＰＷＭ比較器を含み、発振器の発振信号とエラーアンプ２２Ａの増幅信号とをＰＷＭ比較器により合成してパルス信号ＳＰを生成する。プリドライバ２４は、このパルス信号ＳＰを用いて、トランジスタＴ２，Ｔ３を駆動する駆動信号ＶＨ，ＶＬを生成する。これにより、ＤＣＤＣ制御回路２２は、第２レギュレータ電圧ＯＵＴ２をターゲット電圧に維持するようにトランジスタＴ２，Ｔ３の駆動を制御する。

上記のように構成されたレギュレータ回路１０は、リニアレギュレータ１２により生成される第１レギュレータ電圧ＯＵＴ１とスイッチングレギュレータ１４により生成される第２レギュレータ電圧ＯＵＴ２の少なくとも１つを用いて、レギュレータ回路１０の出力電圧ＯＵＴを生成する。そして、レギュレータ回路１０は、その出力電圧ＯＵＴを図示しない内部回路に動作電源として供給する。
特開２００５−１９８４８４号公報特開２００５−１３０６２２号公報

図１のレギュレータ回路１０では、スイッチングレギュレータ１４の帰還ループＦＢ２がリニアレギュレータ１２の帰還ループＦＢ１に接続されている。このため、レギュレータ回路１０の出力電圧ＯＵＴを第１レギュレータ電圧ＯＵＴ１から第２レギュレータ電圧ＯＵＴ２に切り替えるときに、スイッチングレギュレータ１４の帰還ループＦＢ２が第１レギュレータ電圧ＯＵＴ１によって影響を受けるという問題があった。この問題について図２及び図３を参照して説明する。

図２は、レギュレータ回路１０の出力切り替えシーケンスを示すタイミングチャートである。期間ｔ１の間、リニアレギュレータ１２は、Ｈレベルのイネーブル信号ＬＤＯＥＮによって活性化され、スイッチングレギュレータ１４は、Ｌレベルのイネーブル信号ＤＤＣＥＮによって非活性化されている。

時刻ｔ２において、イネーブル信号ＬＤＯＥＮが立ち下がり、イネーブル信号ＤＤＣＥＮが立ち上がる。従って、リニアレギュレータ１２が非活性化されると同時にスイッチングレギュレータ１４が活性化される。具体的には、ＤＣＤＣ制御回路２２が活性化され、トランジスタＴ２，Ｔ３が駆動信号ＶＨ，ＶＬに応答して動作する。その結果、入力電圧ＶＩＮに応じた電流がコイルＬ１にチャージされ、第２レギュレータ電圧ＯＵＴ２が次第に上昇する。

このようなスイッチングレギュレータ１４の起動初期、コイルＬ１に電流はチャージされていない。このため、従来のレギュレータ回路１０では、コイルＬ１への電流チャージによって、図２に示すように、出力電圧ＯＵＴに電圧ドロップ（ノイズ）が発生するという問題があった。

図３は、レギュレータ回路１０の他の出力切り替えシーケンスを示すタイミングチャートである。
時刻ｔ３において、イネーブル信号ＤＤＣＥＮが立ち上がり、リニアレギュレータ１２及びスイッチングレギュレータ１４がともに活性化される。その後、時刻ｔ４において、イネーブル信号ＬＤＯＥＮが立ち下がり、リニアレギュレータ１２が非活性化される。つまり、リニアレギュレータ１２は、期間ｔ３−ｔ４において、スイッチングレギュレータ１４とオーバーラップして駆動される。特許文献１は、このようなオーバーラップ制御について開示している。

しかしながら、図３に示すようなオーバーラップ制御を用いた場合にも、製造ばらつきに起因したエラーアンプ２２Ａのオフセットによって出力ノイズが発生することがある。このような出力ノイズは、エラーアンプ２２Ａの基準電圧（即ち、ターゲット電圧）が、本来のターゲット電圧（設計値）よりも低いために生じる。この場合、帰還ループＦＢ２を介してエラーアンプ２２Ａに供給される帰還電圧（実質的には、電圧ＯＵＴ１）がターゲット電圧よりも高くなる。従って、信号処理回路２２Ｂは、第２レギュレータ電圧ＯＵＴ２を引き下げるようにパルス信号ＳＰを生成する。その結果、レギュレータ回路１０の出力電圧ＯＵＴに電圧ドロップ（アンダーシュート）が発生する。

特許文献２は、こうしたアンダーシュートを防止するべく、リニアレギュレータからスイッチングレギュレータへの切り替え時にスイッチングレギュレータの能力を通常動作時よりも低下させることを開示している。しかしながら、この方法は、スイッチングレギュレータの起動速度を低下させる。

本発明は、上記問題に鑑みてなされたものであって、その目的は、リニアレギュレータとスイッチングレギュレータとを含むレギュレータ回路において、スイッチングレギュレータの起動時の出力ノイズを低減し得るレギュレータ回路及びその制御方法を提供することにある。

本発明の一つの態様は、レギュレータ回路である。レギュレータ回路は、第１帰還ループを用いて入力電圧から第１レギュレータ電圧を生成するリニアレギュレータと、第１帰還ループに接続された第２帰還ループを用いて入力電圧から第２レギュレータ電圧を生成するスイッチングレギュレータとを備える。レギュレータ回路は更に、第１帰還ループに接続されたループ制御回路を備える。ループ制御回路は、スイッチングレギュレータが活性化されるとき、リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げるように第１帰還ループを制御する。

本発明の別の態様は、レギュレータ回路の制御方法である。レギュレータ回路は、第１帰還ループを有するリニアレギュレータと、第１帰還ループに接続された第２帰還ループを有するスイッチングレギュレータとを含む。当該方法は、リニアレギュレータを活性化して入力電圧から第１レギュレータ電圧を生成することと、スイッチングレギュレータを活性化して入力電圧から第２レギュレータ電圧を生成することと、スイッチングレギュレータが活性化されるとき、リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げるように第１帰還ループを制御することとを備える。

本発明は、上述した態様のいずれによっても、スイッチングレギュレータ起動時の出力ノイズを好適に低減することができる。

以下、本発明の一実施形態のレギュレータ回路１００を図４及び図５を参照して説明する。
図４は、一実施形態のレギュレータ回路１００の概略的なブロック図である。図５は、図４のレギュレータ回路１００の切り替えシーケンスを示す概略的なタイミングチャートである。なお、図４のレギュレータ回路１００において、図１のレギュレータ回路１０と同様な構成要素には同一符号を付している。

一実施形態のレギュレータ回路１００は、各々入力電圧ＶＩＮを動作電源とするリニアレギュレータ１１０とスイッチングレギュレータ１２０とを備える。
リニアレギュレータ１１０は、ＬＤＯ回路であり、入力電圧ＶＩＮと略同一レベルの第１レギュレータ電圧ＯＵＴ１を生成する。リニアレギュレータ１１０は、トランジスタＴ１、エラーアンプＥＲ１、及びループ制御回路１３０を含む。

トランジスタＴ１は、Ｐチャネル型ＭＯＳトランジスタであり、入力電圧ＶＩＮを受け取るソースと、第１レギュレータ電圧ＯＵＴ１を出力するドレインと、ゲートとを有する。エラーアンプＥＲ１は、基準電圧Ｖｒｅｆを受け取る反転入力端子と、ループ制御回路１３０に接続された非反転入力端子と、トランジスタＴ１のゲートに接続された出力端子とを有する。エラーアンプＥＲ１は、イネーブル信号ＬＤＯＥＮ０によって活性／非活性化される。一実施形態では、エラーアンプＥＲ１は、Ｈレベルのイネーブル信号ＬＤＯＥＮ０によって活性化され、Ｌレベルのイネーブル信号ＬＤＯＥＮ０によって非活性化される。

ループ制御回路１３０は、抵抗回路１３２とスイッチ回路ＳＷ１とを含む。一実施形態では、抵抗回路１３２は、トランジスタＴ１のドレインとグランドとの間に直列接続された３つの抵抗素子Ｒ１，Ｒ２，Ｒ３を含む。スイッチ回路ＳＷ１は例えば３端子スイッチであって、抵抗素子Ｒ１，Ｒ２間の第１接続点ＮＡに接続された第１切替端子と、抵抗素子Ｒ２，Ｒ３間の第２接続点ＮＢに接続された第２切替端子と、エラーアンプＥＲ１の非反転入力端子に接続された共通端子とを有する。スイッチ回路ＳＷ１は、イネーブル信号ＬＤＯＥＮ１によって切り替えられる。一実施形態では、スイッチ回路ＳＷ１は、Ｈレベルのイネーブル信号ＬＤＯＥＮ１に応答して、共通端子を第２切替端子に接続し、Ｌレベルのイネーブル信号ＬＤＯＥＮ１に応答して、共通端子を第１切替端子に接続する。

スイッチ回路ＳＷ１の共通端子が第２切替端子に接続される時、第１レギュレータ電圧ＯＵＴ１は、帰還ループＦＢ１の第２接続点ＮＢを介してエラーアンプＥＲ１に帰還される。つまり、エラーアンプＥＲ１の非反転入力端子には、第２接続点ＮＢの電位が印加される。このとき、第１レギュレータ電圧ＯＵＴ１は、次式で表される。

ＯＵＴ１＝Ｖｒｅｆ×（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ３ …（式１）
一方、スイッチ回路ＳＷ１の共通端子が第１切替端子に接続される時、第１レギュレータ電圧ＯＵＴ１は、帰還ループＦＢ１の第１接続点ＮＡを介してエラーアンプＥＲ１に帰還される。つまり、エラーアンプＥＲ１の非反転入力端子には、第２接続点ＮＢの電位よりも高い第１接続点ＮＡの電位が印加される。このとき、第１レギュレータ電圧ＯＵＴ１は、次式で表される。

ＯＵＴ１＝Ｖｒｅｆ×（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３） …（式２）
従って、スイッチ回路ＳＷ１の共通端子の接続が第２切替端子から第１切替端子に切り替えられると、リニアレギュレータ１１０により生成すべき第１レギュレータ電圧ＯＵＴ１が引き下げられる。即ち、リニアレギュレータ１１０のターゲット電圧が式１で表されるレベルから式２で表されるレベルに引き下げられる。好適には、このターゲット電圧の引き下げ幅、即ち、抵抗Ｒ２の値は、製造ばらつきに起因するスイッチングレギュレータ１２０のエラーアンプ２２Ａのオフセットを補償するように設定される。

エラーアンプＥＲ１は、基準電圧Ｖｒｅｆと、帰還ループＦＢ１を介して受信した第１レギュレータ電圧ＯＵＴ１とを比較し、その比較結果に基づいて、第１レギュレータ電圧ＯＵＴ１の変動を補償するようにトランジスタＴ１を駆動する駆動電圧Ｖ１を生成する。即ち、第１レギュレータ電圧ＯＵＴ１が基準電圧Ｖｒｅｆよりも高いとき、エラーアンプＥＲ１は、トランジスタＴ１をオフするように駆動電圧Ｖ１を生成する。その結果、第１レギュレータ電圧ＯＵＴ１が次第に引き下げられる。一方、第１レギュレータ電圧ＯＵＴ１が基準電圧Ｖｒｅｆよりも低いとき、エラーアンプＥＲ１は、トランジスタＴ１をオンするように駆動電圧Ｖ１を生成する。その結果、入力電圧ＶＩＮによって第１レギュレータ電圧ＯＵＴ１が引き上げられる。

スイッチングレギュレータ１２０は、ＤＣＤＣコンバータであり、入力電圧ＶＩＮから、略一定の安定した第２レギュレータ電圧ＯＵＴ２を生成する。スイッチングレギュレータ１２０は、図１のスイッチングレギュレータ１４と同様に構成されている。概略すると、スイッチングレギュレータ１２０は、ＤＣＤＣ制御回路２２、プリドライバ２４、及び直列接続された２つのトランジスタＴ２，Ｔ３を含む。２つのトランジスタＴ２，Ｔ３間の接続点ＮＣとＤＣＤＣ制御回路２２との間にはコイルＬ１が接続されている。スイッチングレギュレータ１２０は、トランジスタＴ２，Ｔ３を駆動し、コイルＬ１に電流をチャージすることにより第２レギュレータ電圧ＯＵＴ２を生成し、その第２レギュレータ電圧ＯＵＴ２を帰還ループＦＢ２を介してＤＣＤＣ制御回路２２にフィードバックする。

ＤＣＤＣ制御回路２２は、図１と同様、エラーアンプ２２Ａ及び信号処理回路２２Ｂを含み、それらはＨレベルのイネーブル信号ＤＤＣＥＮにより活性化される。エラーアンプ２２Ａは、帰還ループＦＢ２を介して受け取った第２レギュレータ電圧ＯＵＴ２を所望のターゲット電圧、具体的には、エラーアンプ２２Ａの基準電圧と比較し、その比較結果に応じた増幅信号を生成する。信号処理回路２２Ｂは、図示しない発振器及びＰＷＭ比較器を含み、発振器の発振信号とエラーアンプ２２Ａの増幅信号とをＰＷＭ比較器により合成してパルス信号ＳＰを生成する。プリドライバ２４は、このパルス信号ＳＰに応答して、トランジスタＴ２，Ｔ３を相補に駆動する駆動信号ＶＨ，ＶＬを生成する。従って、ＤＣＤＣ制御回路２２は、第２レギュレータ電圧ＯＵＴ２を所望のターゲット電圧に維持するようにトランジスタＴ２，Ｔ３の各々の駆動時間（オン・デューティ）を制御する。

上記のように構成されたレギュレータ回路１００は、リニアレギュレータ１１０により生成された第１レギュレータ電圧ＯＵＴ１とスイッチングレギュレータ１２０により生成された第２レギュレータ電圧ＯＵＴ２の少なくとも１つを用いて出力電圧ＯＵＴを生成する。レギュレータ回路１００は、その出力電圧ＯＵＴを内部回路に動作電源として供給する。例えばレギュレータ回路１００は、内部回路の消費電流が小さい低負荷時にはリニアレギュレータ１１０を用いて第１レギュレータ電圧ＯＵＴ１を生成し、高負荷時にはスイッチングレギュレータ１２０を用いて第２レギュレータ電圧ＯＵＴ１を生成する。更に、レギュレータ回路１００は、スイッチングレギュレータ１２０の起動時には、リニアレギュレータ１１０とスイッチングレギュレータ１２０の双方を所定時間において活性化し、両電圧ＯＵＴ１，ＯＵＴ２の合成電圧を出力電圧ＯＵＴとして生成する。

次に、図４のレギュレータ回路１０の切り替えシーケンスを図５を参照して説明する。
図５に示すように、期間ｔ１１の間、リニアレギュレータ１１０は、Ｈレベルのイネーブル信号ＬＤＯＥＮ０によって活性化され、スイッチングレギュレータ１２０は、Ｌレベルのイネーブル信号ＤＤＣＥＮによって非活性化されている。イネーブル信号ＬＤＯＥＮ１はＨレベルであり、スイッチ回路ＳＷ１の共通端子は第２切替端子に接続されている。従って、エラーアンプＥＲ１は、抵抗Ｒ２，Ｒ３間の第２接続点ＮＢを介して第１レギュレータ電圧ＯＵＴ１の帰還電圧を受け取る。エラーアンプＥＲ１は、その帰還電圧（つまり、第２接続点ＮＢの電位）を基準電圧Ｖｒｅｆと比較し、その比較結果に基づいて駆動電圧Ｖ１を生成する。

次いで時刻ｔ１２において、イネーブル信号ＤＤＣＥＮが立ち上がり、イネーブル信号ＬＤＯＥＮ１が立ち下がる。その結果、スイッチングレギュレータ１２０が活性化されるとほぼ同時に、スイッチ回路ＳＷ１の共通端子の接続が第２切替端子から第１切替端子に切り替えられる。イネーブル信号ＬＤＯＥＮ０はＨレベルのままである。従って、エラーアンプＥＲ１は、抵抗Ｒ１，Ｒ２間の第１接続点ＮＡを介して第１レギュレータ電圧ＯＵＴ１の帰還電圧を受け取る。即ち、エラーアンプＥＲ１は、第２接続点ＮＢの電位よりも高い第１接続点ＮＡの電位を帰還電圧として受け取る。その結果、リニアレギュレータ１１０のターゲット電圧（リニアレギュレータ１１０によって生成すべき第１レギュレータ電圧ＯＵＴ１）が、上記式２で表されるレベルまで引き下げられる。

このように、スイッチングレギュレータ１２０の起動時に、リニアレギュレータ１１０がスイッチングレギュレータ１２０とオーバーラップして駆動され、リニアレギュレータ１１０のターゲット電圧が引き下げられる。上記のように、帰還ループＦＢ１，ＦＢ２が互いに共有される場合、スイッチングレギュレータ１２０の帰還制御（即ちエラーアンプ２２Ａの帰還電圧）がリニアレギュレータ１１０の帰還制御（即ちエラーアンプＥＲ１の帰還電圧）によって影響を受ける。このため、従来のレギュレータ回路１０では、スイッチングレギュレータの起動初期に、帰還ループＦＢ２が安定せずに出力ノイズが起きていた（図２，図３参照）。

この問題に対処するため、本発明の一実施形態のレギュレータ回路１００では、スイッチングレギュレータ１２０の起動初期に、リニアレギュレータ１１０のターゲット電圧が引き下げられる。具体的には、ループ制御回路１３０によってエラーアンプＥＲ１に供給される帰還電圧が引き上げられ、リニアレギュレータ１１０のターゲット電圧が上記式２で表されるレベルに引き下げられる。その結果、リニアレギュレータ１１０の帰還制御によってエラーアンプ２２Ａの制御（帰還電圧）が不安定となることが防止される。即ち、リニアレギュレータ１１０のターゲット電圧を引き下げることで、エラーアンプ２２Ａのオフセットを補償してスイッチングレギュレータ１２０の帰還制御を安定化させることができる。従って、スイッチングレギュレータ１２０の起動初期に出力ノイズが発生することが抑制される。更に、このようなスイッチングレギュレータ１２０の起動初期にコイルＬ１への電流チャージによって出力電圧ＯＵＴが低下する場合にも、リニアレギュレータ１１０は、ループ制御回路１３０により引き下げられたターゲット電圧に出力電圧ＯＵＴを維持しようとする。従って、式２に示すターゲット電圧以下に出力電圧ＯＵＴが低下することが確実に防止される。その結果、図５に示すように、出力電圧ＯＵＴの電圧ドロップ（アンダーシュート）は、図２や図３に示す電圧ドロップに比べて大幅に改善される。

次いで時刻ｔ１３において、イネーブル信号ＬＤＯＥＮ０が立ち下がり、エラーアンプＥＲ１が非活性化される。エラーアンプＥＲ１は、好適には、コイルＬ１に所定量の電流がチャージされたタイミング、即ち、帰還ループＦＢ２が安定するタイミングで非活性化される。このタイミング（期間ｔ１２−ｔ１３）は、例えばタイマによって制御される。この場合、イネーブル信号ＬＤＯＥＮ１の立ち下がりから所定時間経過後に、イネーブル信号ＬＤＯＥＮ０が自動的に立ち下がる。このようにオーバーラップ期間を最適化することで、スイッチングレギュレータ１２０を高速に起動することができる。

次いで時刻ｔ１４において、イネーブル信号ＤＤＣＥＮが立ち下がり、イネーブル信号ＬＤＯＥＮ０，ＬＤＯＥＮ１が立ち上がる。その結果、リニアレギュレータ１１０が活性化され、スイッチングレギュレータ１２０が非活性化される。このとき、スイッチ回路ＳＷ１の共通端子は第２切替端子に接続される。従って、期間ｔ１１と同様、レギュレータ回路１００は、リニアレギュレータ１１０を用いて第１レギュレータ電圧ＯＵＴ１（出力電圧ＯＵＴ）を生成する。

以上記述した一実施形態のレギュレータ回路１００は、以下の利点を有する。
（１）スイッチングレギュレータ１２０の起動初期に、ループ制御回路１３０によってリニアレギュレータ１１０のターゲット電圧（リニアレギュレータ１１０によって生成すべき第１レギュレータ電圧ＯＵＴ１）が引き下げられる。これにより、エラーアンプ２２Ａのオフセットを補償することができる。即ち、リニアレギュレータ１１０の帰還制御によってスイッチングレギュレータ１２０の帰還制御が不安定となることを防止することができる。従って、スイッチングレギュレータ１２０の起動時における出力ノイズの発生を抑制することができる。

（２）スイッチングレギュレータ１２０の起動初期に、リニアレギュレータ１１０のターゲット電圧が引き下げられる。このため、コイルＬ１への電流チャージによって出力電圧ＯＵＴが低下する場合にも、リニアレギュレータ１１０のターゲット電圧以下に出力電圧ＯＵＴが低下することが防止される。さらには、このようなオーバーラップ駆動によって、スイッチングレギュレータ１２０の起動を高速化することもできる。

（３）従来回路にループ制御回路１３０（スイッチ回路ＳＷ１と抵抗回路１３２）を追加するのみであるため、スイッチングレギュレータ１２０の構成を何ら変更することなくノイズ対策を行うことができる。

なお、上記実施形態は、以下のように変形してもよい。
・トランジスタＴ１はＮチャネルＭＯＳトランジスタでもよい。この場合は、エラーアンプＥＲ１の入力極性を変更すればよい。

・抵抗回路１３２は、３つの抵抗Ｒ１〜Ｒ３に限定されず、抵抗Ｒ２，Ｒ３のみでもよい。この場合は、抵抗Ｒ２とトランジスタＴ１のドレインとの間の接続点（ＮＡ）がスイッチ回路ＳＷ１の第１切替端子に接続され、抵抗Ｒ２，Ｒ３間の接続点（ＮＢ）がスイッチ回路ＳＷ１の第２切替端子に接続される。

・ループ制御回路１３０は、抵抗回路１３２とスイッチ回路ＳＷ１に限定されず、例えば第１レギュレータ電圧ＯＵＴ１の帰還電圧を所定電位にクランプするクランプ素子（トランジスタなど）でもよい。

・スイッチングレギュレータ１２０の起動時にエラーアンプＥＲ１の基準電圧Ｖｒｅｆを引き下げることによってリニアレギュレータ１１０のターゲット電圧を引き下げてもよい。

・イネーブル信号ＬＤＯＥＮ１を立ち下げるタイミングと、イネーブル信号ＤＤＣＥＮを立ち上げるタイミングは完全に同一である必要はない。
・コイルＬ１にチャージされる電流を検出して、その検出結果に基づきイネーブル信号ＬＤＯＥＮ０を立ち下げてもよい。

従来のレギュレータ回路の概略的なブロック回路図。図１のレギュレータ回路の切り替えシーケンスを示すタイミングチャート。図１のレギュレータ回路の他の切り替えシーケンスを示すタイミングチャート。本発明の一実施形態のレギュレータ回路の概略的なブロック回路図。図４のレギュレータ回路の切り替えシーケンスを示すタイミングチャート。

符号の説明

１００：レギュレータ回路、１１０：リニアレギュレータ、１２０：スイッチングレギュレータ、１３０：ループ制御回路、ＦＢ１：第１帰還ループ、ＦＢ２：第２帰還ループ、ＳＷ１：スイッチ回路、１３２：抵抗回路、Ｒ１：第１抵抗素子、Ｒ２：第２抵抗素子、Ｒ３：第３抵抗素子、ＥＲ１：エラーアンプ、２２：ＤＣＤＣ制御回路、２４：プリドライバ、ＶＩＮ：入力電圧、ＯＵＴ１：第１レギュレータ電圧、ＯＵＴ２：第２レギュレータ電圧、Ｖｒｅｆ：基準電圧、Ｖ１：増幅電圧、ＶＨ：第１駆動信号、ＶＬ：第２駆動信号、ＳＰ：パルス信号、Ｔ１：第１トランジスタ、Ｔ２：第２トランジスタ、Ｔ３：第３トランジスタ。

Claims

入力電圧を受け取るレギュレータ回路であって、
第１帰還ループを有し、該第１帰還ループを用いて前記入力電圧から第１レギュレータ電圧を生成するリニアレギュレータと、
前記第１帰還ループに接続された第２帰還ループを有し、該第２帰還ループを用いて前記入力電圧から第２レギュレータ電圧を生成するスイッチングレギュレータと、
前記第１帰還ループに接続され、前記スイッチングレギュレータが活性化されるとき、前記リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げるように前記第１帰還ループを制御するループ制御回路と、
を備えるレギュレータ回路。
請求項１記載のレギュレータ回路において、
前記ループ制御回路は、前記スイッチングレギュレータが活性化されるとほぼ同時に、前記リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げる、レギュレータ回路。
請求項２記載のレギュレータ回路において、
前記リニアレギュレータは、所定時間の間、前記スイッチングレギュレータとオーバーラップして駆動され、前記ループ制御回路は、前記所定時間の間、前記リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げる、レギュレータ回路。
請求項１乃至３の何れか一項記載のレギュレータ回路において、
前記リニアレギュレータは、
基準電圧と前記第１帰還ループを介した前記第１レギュレータ電圧の帰還電圧とを受け取り、前記基準電圧と前記帰還電圧との差に応じた増幅電圧を生成するエラーアンプと、
前記増幅電圧に応答して前記入力電圧から前記第１レギュレータ電圧を生成するトランジスタとを含み、
前記ループ制御回路は、前記エラーアンプに帰還すべき前記帰還電圧を引き上げるように前記第１帰還ループを制御する、レギュレータ回路。
請求項１乃至３の何れか一項記載のレギュレータ回路において、
前記リニアレギュレータは、
前記入力電圧を受け取る第１導電端子と、前記第１レギュレータ電圧を出力する第２導電端子と、制御端子とを有する第１トランジスタと、
基準電圧を受け取る第１入力端子と、第２入力端子と、前記第１トランジスタの制御端子に接続された出力端子とを有するエラーアンプとを含み、
前記ループ制御回路は、
前記第１トランジスタの第２導電端子とグランドとの間に設けられた抵抗回路であって、前記第２導電端子に接続された第１抵抗素子と、前記グランドに接続された第２抵抗素子と、前記第１及び第２抵抗素子間に接続された第３抵抗素子とを含む抵抗回路と、
前記第１及び第３抵抗素子間の接続点に接続された第１切替端子と、前記第２及び第３抵抗素子間の接続点に接続された第２切替端子と、前記エラーアンプの第２入力端子に接続された共通端子とを有するスイッチ回路とを含む、レギュレータ回路。
請求項５記載のレギュレータ回路において、
前記スイッチングレギュレータは、
前記第１抵抗素子に接続され、パルス信号を生成するＤＣＤＣ制御回路と、
前記ＤＣＤＣ制御回路に接続され、前記パルス信号を用いて、第１駆動信号と第２駆動信号を生成するプリドライバと、
前記入力電圧を受け取り、前記第１駆動信号に応答してオン／オフされる第２トランジスタと、
前記第２トランジスタとグランドとの間に接続され、前記第２駆動信号に応答してオン／オフされる第３トランジスタとを含む、レギュレータ回路。
請求項６記載のレギュレータ回路は更に、
前記第２及び第３トランジスタの接続点と前記ＤＣＤＣ制御回路との間に接続され、前記入力電圧に応じた電流をチャージするコイルを備え、
前記スイッチ回路は、前記コイルへの前記電流のチャージとほぼ同時に前記共通端子を前記前記第１切替端子に接続し、
前記コイルにチャージされた電流が所定のエネルギー量に達したとき前記エラーアンプが非活性にされる、レギュレータ回路。
第１帰還ループを有するリニアレギュレータと、前記第１帰還ループに接続された第２帰還ループを有するスイッチングレギュレータとを含むレギュレータ回路の制御方法であって、
前記リニアレギュレータを活性化して入力電圧から第１レギュレータ電圧を生成すること、
前記スイッチングレギュレータを活性化して前記入力電圧から第２レギュレータ電圧を生成すること、
前記スイッチングレギュレータが活性化されるとき、前記リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げるように前記第１帰還ループを制御すること、
を備えるレギュレータ回路の制御方法。
請求項８記載のレギュレータ回路の制御方法において、
前記第１帰還ループを制御することは、前記スイッチングレギュレータを活性化するとほぼ同時に、前記リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げることを含む、レギュレータ回路の制御方法。
請求項９記載のレギュレータ回路の制御方法は更に、
前記リニアレギュレータを、所定時間の間、前記スイッチングレギュレータとオーバーラップして駆動すること、
前記所定時間の間、前記リニアレギュレータにより生成すべき第１レギュレータ電圧を引き下げること、
を備えるレギュレータ回路の制御方法。
請求項８乃至１０の何れか一項記載のレギュレータ回路の制御方法において、
前記リニアレギュレータは、
基準電圧と前記第１帰還ループを介した前記第１レギュレータ電圧の帰還電圧とを受け取り、前記基準電圧と前記帰還電圧との差に応じた駆動電圧を生成するエラーアンプと、
前記駆動電圧に応答して前記入力電圧から前記第１レギュレータ電圧を生成するトランジスタとを含み、
前記第１帰還ループを制御することは、前記エラーアンプに帰還すべき前記帰還電圧を引き上げることを含む、レギュレータ回路の制御方法。