KR101387300B1 - 위상 마진 보상 수단을 갖는 ｌｄｏ 및 그를 이용한 위상 마진 보상 방법 - Google Patents

위상 마진 보상 수단을 갖는 ｌｄｏ 및 그를 이용한 위상 마진 보상 방법 Download PDF

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Abstract

본 발명은 위상 마진 보상 수단을 갖는 LDO 및 그를 이용한 위상 마진 보상방법에 관한 것이다. 본 발명에 따른 위상 마진 보상방법은, 기준전압 발생부에 의해 대상 회로에 적용될 기준전압(Vout2)을 출력하는 단계; 공급전압 출력부에 의해 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하는 단계; 비교기에 의해 상기 기준전압(Vout2)과 공급전압(Vout1)을 비교하여, 공급전압(Vout1)의 발진 여부를 체크하고, 공급전압(Vout1)의 발진에 따른 펄스 신호를 출력하는 단계; 듀티 싸이클 계산기에 의해 상기 비교기로부터의 출력 신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 카운팅에 따른 듀티 싸이클 비 및 출력 비트를 구하고, 그 정보를 공급전압 출력부로 피드백시키는 단계; 및 공급전압 출력부에 의해 듀티 싸이클 계산기로부터 피드백받은 듀티 싸이클 비 및 출력 비트 정보를 바탕으로 버퍼 전류를 조절하여, 대상 회로에 공급되는 출력 전압의 주파수의 위상 마진을 조절하는 단계를 포함한다.
이와 같은 본 발명에 의하면, LDO의 출력전압의 발진에 따른 정보를 다시 피드백시켜 버퍼 전류를 조절하여 위상 마진을 조절함으로써 LDO의 출력전압의 변화를 최소화할 수 있다. 또한, 위상 마진에 최적화된 LDO의 설계가 가능하고, 이에 따라 공정 및 온도 등에 의해 변화되는 LDO의 안정도를 개선할 수 있다.

Description

위상 마진 보상 수단을 갖는 ＬＤＯ 및 그를 이용한 위상 마진 보상 방법{LDO(Low Drop Out Regulator) having phase margin compensation means and phase margin compensation method using the LDO}
본 발명은 LDO(Low Drop Out Regulator)에 관한 것으로서, 더 상세하게는 회로에 있어서의 위상 마진을 보상해 줌으로써 외부 환경 요인에 의한 LDO의 출력전압의 변화를 최소화할 수 있는 위상 마진 보상 수단을 갖는 LDO 및 그를 이용한 위상 마진 보상방법에 관한 것이다.
전자회로 시스템의 설계에 있어서 중요한 결정 사항 중의 하나는 전원전압 레벨을 결정하는 것이다. 시스템마다 최적화된 전원전압 레벨은 다르며, 따라서 외부 전원전압을 특정한 값의 내부 전원전압으로 변환해주는 회로가 필요하다. 이러한 목적을 위해 사용되는 회로가 레귤레이터(regulator)이다. 특히 입력전압과 출력전압의 차이가 작은 레귤레이터를 LDO(Low Drop Out)라고 하며, 이와 같은 LDO는 입력과 출력의 전압차이가 작은 회로에서 흔히 사용된다. LDO를 평가하는 성능지표에는 "Line Regulation", "Load Regulation", "PSRR(Power Supply Rejection Ratio)", "Efficiency" 등이 있다. 이상과 같은 성능지표들은 다음의 수식 관계로 나타낼 수 있다.
Figure 112012032228947-pat00001
위의 수식에 나타나 있듯이, LDO와 관련된 수식은 출력전압이 얼마나 안정적인 특성을 나타내는가와 관련되어 있다. 즉 Line Regulation이 좋다는 것은 입력전압의 변화에 대해 출력전압의 변화가 작은 경우이고, Load Regulation이 좋다는 것은 로드 전류(Load Current)의 변화에도 불구하고 출력전압의 변화가 작은 경우이다.
또한, PSRR 특성이 좋다는 것은 역시 입력 리플이 있다하더라도 출력에는 리플이 최소로 나타나는 경우이고, Efficiency가 좋다는 것은 Vo<Vi라 가정할 때, Iq(quiescent current)가 작고 입력전압과 출력전압의 차이가 작은 경우라 할 수 있다. 즉, 위의 수식들을 통해 알 수 있듯이 외부환경에 의한 영향이 작은 출력전압을 만드는 것이 LDO의 가장 중요한 역할이라 할 수 있다.
도 1은 일반적인 LDO의 구성을 개략적으로 보여주는 도면이다.
도 1에 도시된 바와 같이, 일반적인 LDO(100)에는 연산증폭기(101), 트랜지스터(FET)(102), 저항(103,104) 등과 같은 여러 가지 파라미터들이 존재하고, 이 파라미터들은 LDO(100)가 정확한 출력전압을 나타내고 안정적인 영역에서 동작하도록 설정되어야 한다. 특히 LDO(100)는 발진 가능성이 높은 회로이므로 이득 마진 (Gain Margin)과 위상 마진(Phase Margin)을 주의 깊게 체크해야 한다. 여기서, 이득 마진과 위상 마진에 대하여 부연 설명해 보기로 한다.
도 2는 이득 마진과 위상 마진을 도식적으로 설명하는 도면이다.
도 2에 도시된 바와 같이, 위상 마진(도 2의 (b) 참조)은 이득이 0인 주파수에서 이득이 0인 지점과 위상이 180도 바뀌는 지점과의 차이를 의미한다. 피드백 시스템에서 위상이 180도 바뀐다는 것은 그만큼 회로가 불안정할 수 있다는 것을 의미한다. 따라서 이 차이가 커질수록 위상 마진이 있는 것으로 판단할 수 있고, 이는 회로가 그만큼 안정적이라는 것을 의미한다. 도 2의 (a)는 이득 마진을 나타낸 것이다.
도 3은 LDO의 주파수 응답의 예를 나타낸 도면이다.
도 3을 참조하면, Pole과 Zero에 의해 시스템의 주파수 응답이 결정되고, 이것에 의해 시스템의 안정성과 불안정성이 결정된다. 이득이 0dB이 되는 주파수 UGF (Unity Gain Frequency)에서의 위상 마진을 확인하여, 이것이 기준에 미달하면 시스템을 불안정 영역에 있다고 할 수 있고, 위상 마진이 기준 이상이라면 시스템이 안정영역에서 동작한다고 할 수 있다. 위상 마진의 기준은 일반적으로 60도 정도로 생각한다. 즉, 위상 마진을 60도 이상으로 설계해야 시스템이 안정적이고 발진의 위험으로부터 벗어난다고 할 수 있다.
본 발명은 이상과 같은 사항을 감안하여 창출된 것으로서, 실지로 회로에 공급되는 전압을 기준전압과 비교하고, 그와 관련되는 정보를 LDO의 공급전압 출력부 측으로 피드백시켜 공급전압(출력전압)을 조정함으로써 외부 환경 요인에 의한 LDO의 출력전압의 변화를 최소화할 수 있는 위상 마진 보상 수단을 갖는 LDO 및 그를 이용한 위상 마진 보상방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO는,
온도 및 외부 환경에 따라 전압의 레벨이 변화되지 않는 안정된 전원으로서의 기준전압(Vref)을 공급하는 전원공급부;
상기 전원공급부로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 적용될 기준전압(Vout2)을 출력하는 기준전압 발생부;
상기 전원공급부로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하고, 출력단으로부터 피드백 입력되는 듀티 싸이클 비 및 출력 비트 정보를 바탕으로 버퍼 전류를 조절하여 위상 마진을 조절하는 공급전압 출력부;
상기 기준전압 발생부로부터 출력된 기준전압(Vout2)과 상기 공급전압 출력부로부터 출력된 공급전압(Vout1)을 비교하여, 공급전압(Vout1)의 발진 여부를 체크하고, 공급전압(Vout1)의 발진에 따른 펄스 신호를 출력하는 비교기; 및
상기 비교기로부터의 출력 신호(펄스 신호)를 입력받아 그 출력 신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 카운팅에 따른 듀티 싸이클 비 및 출력 비트를 구하고, 그 정보를 상기 공급전압 출력부로 피드백시키는 듀티 싸이클 계산기를 포함하는 점에 그 특징이 있다.
여기서, 상기 전원공급부로는 BGR(band gap reference) 전압 발생기가 사용될 수 있다.
또한, 상기 공급전압 출력부는, 그 비반전 입력단자는 상기 전원공급부와 연결되고, 반전 입력단자는 MOSFET의 드레인(drain) 단자에 직렬 연결된 2개의 저항의 공통 접속 노드에 연결되며, 전원공급부로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하는 연산증폭기(OP Amp)와; 그 연산증폭기의 출력단에 입력 단자가 연결되고, 출력 단자는 상기 MOSFET의 게이트 (gate) 단자에 연결되며, 상기 듀티 싸이클 계산기로부터 듀티 싸이클 비 및 출력 비트 정보를 피드백 입력받아 전류를 제어하는 버퍼와; 소스(source) 단자는 외부 직류 전원에 연결되고, 게이트 단자는 상기 버퍼의 출력 단자와 연결되며, 드레인 단자는 직렬 연결된 2개의 저항을 경유하여 접지되고, 상기 버퍼로부터의 출력을 게이트 단자로 입력받아 스위칭 동작함으로써 대상 회로에 실제 공급전압(Vout1)이 출력 또는 차단되도록 하는 MOSFET을 포함하여 구성될 수 있다.
또한, 상기 듀티 싸이클 계산기는 상기 비교기의 출력신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 펄스 값이 하이(High)로 나오는 개수를 계산하고, 계산된 하이 펄스 개수에 따라 듀티 싸이클 비(duty cycle ratio)를 각각 구하며, 구해진 듀티 싸이클 비에 대응하여 출력 비트(디지털 비트)로 각각 할당할 수 있다.
이때, 상기 듀티 싸이클 비는 계산된 하이 펄스 개수에 따라 0∼12.5%, 12.5∼25%, 25∼37.5%, 37.5∼50%로 각각 구분하여 구할 수 있다.
또한, 상기 출력비트(디지털 비트)는 듀티 싸이클 비가 0∼12.5%일 때 "00", 12.5∼25%일 때 "01", 25∼37.5%일 때 "10", 37.5∼50%일 때 "11"로 각각 할당할 수 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법은,
전원공급부, 기준전압 발생부, 공급전압 출력부, 비교기, 듀티 싸이클 계산기를 구비하는 위상 마진 보상 수단을 갖는 LDO를 이용하여 위상 마진을 보상하는 방법으로서,
a) 상기 기준전압 발생부에 의해 상기 전원공급부로부터 전원으로서의 기준전압(Vref)을 공급받아 강하하여 대상 회로에 적용될 기준전압(Vout2)을 출력하는 단계;
b) 상기 공급전압 출력부에 의해 상기 전원공급부로부터 전원으로서의 기준전압(Vref)을 공급받아 강하하여 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하는 단계;
c) 상기 비교기에 의해 상기 기준전압 발생부로부터 출력된 기준전압(Vout2)과 상기 공급전압 출력부로부터 출력된 공급전압(Vout1)을 비교하여, 공급전압 (Vout1)의 발진 여부를 체크하고, 공급전압(Vout1)의 발진에 따른 펄스 신호를 출력하는 단계;
d) 상기 듀티 싸이클 계산기에 의해 상기 비교기로부터의 출력 신호(펄스 신호)를 입력받아 그 출력 신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 카운팅에 따른 듀티 싸이클 비 및 출력 비트를 구하고, 그 정보를 상기 공급전압 출력부로 피드백시키는 단계; 및
e) 상기 공급전압 출력부에 의해 상기 듀티 싸이클 계산기로부터 듀티 싸이클 비 및 출력 비트 정보를 피드백 입력받아, 그것을 바탕으로 버퍼 전류를 조절하여 대상 회로에 공급되는 출력 전압의 주파수의 위상 마진을 조절하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 상기 단계 d)에서 상기 듀티 싸이클 계산기에 의해 비교기의 출력신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 펄스 값이 하이(High)로 나오는 개수를 계산하고, 계산된 하이 펄스 개수에 따라 듀티 싸이클 비(duty cycle ratio)를 각각 구하며, 구해진 듀티 싸이클 비에 대응하여 디지털 비트로 각각 할당한다.
이때, 상기 듀티 싸이클 비는 계산된 하이 펄스 개수에 따라 0∼12.5%, 12.5∼25%, 25∼37.5%, 37.5∼50%로 각각 구분하여 구할 수 있다.
또한, 상기 디지털 비트는 듀티 싸이클 비가 0∼12.5%일 때 "00", 12.5∼25%일 때 "01", 25∼37.5%일 때 "10", 37.5∼50%일 때 "11"로 각각 할당할 수 있다.
또한, 상기 단계 e)에서 상기 공급전압 출력부에 의해 상기 듀티 싸이클 계산기로부터 디지털 비트 정보를 피드백 입력받고, 이 디지털 비트에 따라 대응하는버퍼 전류값을 설정하며, 설정된 각 버퍼 전류값을 바탕으로 버퍼 전류를 조절하여 대상 회로에 공급되는 출력 전압의 주파수의 위상 마진을 조절한다.
여기서, 상기 버퍼 전류값은 디지털 비트가 "00"일 때 기본 버퍼 전류값인Ibuf, 디지털 비트가 "01"일 때 1.5×Ibuf, "10"일 때 2×Ibuf, "11"일 때 4×Ibuf로 각각 설정한다.
이와 같은 본 발명에 의하면, 비교기에 의해 실제로 회로에 공급되는 전압과 미리 설정된 기준전압을 비교하여 LDO의 출력전압의 발진 여부를 체크하고, 발진에 따른 펄스 신호를 듀티 싸이클 계산기에 의해 카운팅하여 듀티 싸이클 비 및 그에 대응하는 디지털 비트 정보를 구하여 LDO의 공급전압 출력부로 피드백시킴으로써, 버퍼 전류를 조절하여 위상 마진을 조절할 수 있고, 그 결과 외부 환경 요인에 의한 LDO의 출력전압의 변화를 최소화할 수 있다.
또한, 위상 마진에 최적화된 LDO의 설계가 가능하고, 이에 따라 공정 및 온도 등에 의해 변화되는 LDO의 안정도를 개선할 수 있다.
도 1은 일반적인 LDO의 구성을 개략적으로 보여주는 도면.
도 2는 이득 마진과 위상 마진을 도식적으로 설명하는 도면.
도 3은 LDO의 주파수 응답의 예를 나타낸 도면.
도 4는 본 발명의 실시예에 따른 위상 마진 보상 수단을 갖는 LDO의 회로 구성을 개략적으로 보여주는 도면.
도 5는 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO의 공급전압 출력부의 내부 회로 구성을 보여주는 도면.
도 6은 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법의 실행 과정을 보여주는 흐름도.
도 7은 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO의 비교기의 입력 신호에 대한 출력 신호를 보여주는 도면.
도 8은 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO의 듀티 싸이클 계산기에 의해 비교기로부터 입력된 출력신호의 임의의 구간을 카운팅하는 과정을 설명하는 도면.
도 9는 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO를 적용했을 시의 버퍼 전류 증가에 따른 LDO의 위상 마진 변화에 대한 시뮬레이션 결과를 보여주는 도면.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 위상 마진 보상 수단을 갖는 LDO의 회로 구성을 개략적으로 보여주는 도면이다.
도 4를 참조하면, 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO(400)는 전원공급부(405), 기준전압 발생부(410), 공급전압 출력부(420), 비교기(430), 듀티 싸이클 계산기(440)를 포함하여 구성된다.
상기 전원공급부(405)는 온도 및 외부 환경에 따라 전압의 레벨이 변화되지 않는 안정된 전원으로서의 기준전압(Vref)을 공급한다. 여기서, 이와 같은 전원공급부(405)로는 BGR(band gap reference) 전압 발생기가 사용될 수 있다.
상기 기준전압 발생부(410)는 상기 전원공급부(405)로부터 공급된 기준전압 (Vref)을 강하하여 대상 회로에 적용될 기준전압(Vout2)을 출력한다. 이와 같은 기준전압 발생부(410)로는 일반적인 구조의 LDO가 이용될 수 있다. 즉, 기준전압 발생부(410)는, 비반전 입력단자가 상기 전원공급부(405)와 연결되고, 반전 입력단자는 MOSFET(402)의 드레인(drain) 단자에 직렬 연결된 2개의 저항(403)(404)의 공통 접속 노드에 연결되며, 전원공급부(405)로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 적용될 기준전압(Vout2)을 출력하는 연산증폭기(OP Amp)(401)와; 소스 (source) 단자는 외부 직류 전원에 연결되고, 게이트 단자는 상기 연산증폭기 (401)의 출력 단자와 연결되며, 드레인 단자는 직렬 연결된 2개의 저항(403)(404)을 경유하여 접지되고, 상기 연산증폭기(401)로부터의 출력을 게이트 단자로 입력받아 스위칭 동작함으로써 대상 회로에 적용될 기준전압(Vout2)이 출력 또는 차단되도록 하는 MOSFET(402)을 포함하여 구성될 수 있다.
상기 공급전압 출력부(420)는 상기 전원공급부(405)로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하고, 출력단(여기서는 후술되는 듀티 싸이클 계산기(440))으로부터 피드백 입력되는 듀티 싸이클 비 및 출력 비트 정보를 바탕으로 버퍼 전류를 조절하여 위상 마진을 조절한다.
상기 비교기(430)는 상기 기준전압 발생부(410)로부터 출력된 기준전압 (Vout2)과 상기 공급전압 출력부(420)로부터 출력된 공급전압(Vout1)을 비교하여, 공급전압(Vout1)의 발진 여부를 체크하고, 공급전압(Vout1)의 발진에 따른 펄스 신호를 출력한다.
상기 듀티 싸이클 계산기(440)는 상기 비교기(430)로부터의 출력 신호(펄스 신호)를 입력받아 그 출력 신호(펄스 신호)의 임의의 구간을 소정 횟수(예를 들면, 1000회)만큼 카운팅하여, 카운팅에 따른 듀티 싸이클 비 및 출력 비트(디지털 비트)를 구하고, 그 정보를 상기 공급전압 출력부(420)로 피드백시킨다.
한편, 상기 공급전압 출력부(420)는, 도 5에 도시된 바와 같이, 그 비반전 입력단자는 상기 전원공급부(405)와 연결되고, 반전 입력단자는 MOSFET(422)의 드레인(drain) 단자에 직렬 연결된 2개의 저항(423)(424)의 공통 접속 노드에 연결되며, 전원공급부(405)로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하는 연산증폭기(OP Amp)(421)와; 그 연산증폭기(421)의 출력단에 입력 단자가 연결되고, 출력 단자는 상기 MOSFET(422)의 게이트(gate) 단자에 연결되며, 상기 듀티 싸이클 계산기(440)로부터 듀티 싸이클 비 및 출력 비트(디지털 비트) 정보를 피드백 입력받아 전류를 제어하는 버퍼(425)와; 소스 (source) 단자는 외부 직류 전원에 연결되고, 게이트 단자는 상기 버퍼(425)의 출력 단자와 연결되며, 드레인 단자는 직렬 연결된 2개의 저항(423)(424)을 경유하여 접지되고, 상기 버퍼(425)로부터의 출력을 게이트 단자로 입력받아 스위칭 동작함으로써 대상 회로에의 실제 공급전압(Vout1)이 출력 또는 차단되도록 하는 MOSFET (422)을 포함하여 구성될 수 있다.
또한, 상기 듀티 싸이클 계산기(440)는 상기 비교기(430)의 출력신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 펄스 값이 하이(High)로 나오는 개수를 계산하고, 계산된 하이 펄스 개수에 따라 듀티 싸이클 비(duty cycle ratio)를 각각 구하며, 구해진 듀티 싸이클 비에 대응하여 출력 비트(디지털 비트)로 각각 할당할 수 있다.
이때, 상기 듀티 싸이클 비는 계산된 하이 펄스 개수에 따라 0∼12.5%, 12.5∼25%, 25∼37.5%, 37.5∼50%로 각각 구분하여 구할 수 있다.
또한, 상기 출력비트(디지털 비트)는 듀티 싸이클 비가 0∼12.5%일 때 "00", 12.5∼25%일 때 "01", 25∼37.5%일 때 "10", 37.5∼50%일 때 "11"로 각각 할당할 수 있다.
이상과 같은 듀티 싸이클 비 및 디지털 비트에 대해서는 뒤에서 다시 설명한다.
그러면, 이상과 같은 구성을 갖는 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO를 이용하여 위상 마진을 보상하는 방법에 대하여 설명해 보기로 한다.
도 6은 본 발명의 실시예에 따른 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법의 실행 과정을 보여주는 흐름도이다.
도 6을 참조하면, 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법은, 전술한 바와 같은 전원공급부(405), 기준전압 발생부 (410), 공급전압 출력부(420), 비교기(430), 듀티 싸이클 계산기(440)를 구비하는 위상 마진 보상 수단을 갖는 LDO를 이용하여 위상 마진을 보상하는 방법으로서, 먼저 상기 기준전압 발생부(410)에 의해 상기 전원공급부(405)로부터 전원으로서의 기준전압(Vref)을 공급받아 강하하여 대상 회로에 적용될 기준전압(Vout2)을 출력한다(단계 S601).
또한, 상기 공급전압 출력부(420)에 의해 상기 전원공급부(405)로부터 전원으로서의 기준전압(Vref)을 공급받아 강하하여 대상 회로에 실제로 공급되는 전압 (Vout1)을 출력한다(단계 S602).
그런 후, 상기 비교기(430)에 의해 상기 기준전압 발생부(410)로부터 출력된 기준전압(Vout2)과 상기 공급전압 출력부(420)로부터 출력된 공급전압(Vout1)을 비교하여, 공급전압(Vout1)의 발진 여부를 체크하고, 공급전압(Vout1)의 발진에 따른 펄스 신호를 출력한다(단계 S603). 즉, 두 전압 Vout1과 Vout2는 비교기(430)에서비교되는데, 도 7의 (a)에서와 같이, Vout1과 Vout2가 발진 없는 펄스 신호로 비교기(430)에 입력되면, 비교기(430)에서는 마찬가지로 발진 없는 펄스 신호가 출력되고, 이것은 Vout1의 위상 마진이 충분하여 LDO가 정상 동작하는 것을 의미한다. 또한, 도 7의 (b), (c), (d)는 공급전압(Vout1)이 각각 발진하는 경우로서, 이들의 경우는 Vout1의 위상 마진이 충분하지 않아 LDO가 발진하는 것을 의미한다. 특히 (d)쪽으로 갈수록 발진이 커져서 비교기(430)의 출력 듀티가 50%에 가까워지게 됨을 알 수 있다.
이렇게 하여 비교기(430)로부터 공급전압(Vout1)의 발진에 따른 펄스 신호가 출력되면, 상기 듀티 싸이클 계산기(440)에 의해 상기 비교기(430)로부터의 출력 신호(펄스 신호)를 입력받아, 도 8에 도시된 바와 같이, 그 출력 신호(펄스 신호)의 임의의 구간을 소정 횟수(예컨대, 1000회)만큼 카운팅하여, 카운팅에 따른 듀티 싸이클 비 및 출력 비트를 구하고, 그 정보를 상기 공급전압 출력부(420)로 피드백시킨다(단계 S604). 즉, 상기 듀티 싸이클 계산기(440)에 의해 비교기(430)의 출력신호(펄스 신호)의 임의의 구간을 소정 횟수(1000회)만큼 카운팅하여, 펄스 값이 하이(High)로 나오는 개수를 계산하고, 계산된 하이 펄스 개수에 따라 듀티 싸이클 비(duty cycle ratio)를 각각 구하며, 구해진 듀티 싸이클 비에 대응하여 디지털 비트로 각각 할당한다.
이때, 상기 듀티 싸이클 비는 계산된 하이 펄스 개수가 125개 미만이면 0∼12.5%, 하이 펄스 개수가 125개 이상 250개 미만이면 12.5∼25%, 하이 펄스 개수가250개 이상 375개 미만이면 25∼37.5%, 하이 펄스 개수가 375개 이상(500개 미만) 이면 37.5∼50%로 각각 구분하여 구할 수 있다.
또한, 상기 디지털 비트는 상기 듀티 싸이클 비가 0∼12.5%일 때 "00", 12.5∼25%일 때 "01", 25∼37.5%일 때 "10", 37.5∼50%일 때 "11"로 각각 할당할 수 있다. 여기서, 본 실시예에서는 출력 비트(디지털 비트)를 2bit로 할당하는 것으로 설명했는데, 반드시 이와 같이 2bit로 할당하는 것으로 한정되는 것은 아니며, 경우에 따라서는 그 이상의 비트(예를 들면, 3bit나 4bit 등)로 할당할 수도 있다. 그리고, 이렇게 디지털 비트수를 증대하여 할당할 경우 더 세밀한 버퍼전류의 조절이 가능해 진다.
이상에 의해 듀티 싸이클 비 및 디지털 비트가 구해지면, 상기 공급전압 출력부(420)에 의해 상기 듀티 싸이클 계산기(440)로부터 듀티 싸이클 비 및 출력 비트(디지털 비트) 정보를 피드백 입력받아, 그것을 바탕으로 버퍼 전류를 조절하여 대상 회로에 공급되는 출력 전압의 주파수의 위상 마진을 조절한다(단계 S605).
즉, 상기 공급전압 출력부(420)의 버퍼(425)에 의해 상기 듀티 싸이클 계산기(440)로부터 디지털 비트 정보를 피드백 입력받고, 이 디지털 비트에 따라 대응하는 버퍼 전류값을 설정하며, 설정된 각 버퍼 전류값을 바탕으로 버퍼 전류를 조절하여 대상 회로에 공급되는 출력 전압의 주파수의 위상 마진을 조절한다.
여기서, 상기 버퍼 전류값은 디지털 비트가 "00"일 때 기본 버퍼 전류값인Ibuf, 디지털 비트가 "01"일 때 1.5×Ibuf, "10"일 때 2×Ibuf, "11"일 때 4×Ibuf로 각각 설정한다.
아래의 표 1은 이상과 같은 듀티 싸이클 비, 출력 비트(디지털 비트) 및 버퍼 전류의 대응 관계를 표로 정리한 것이다.
No. Duty Cycle Ratio(%) 출력 비트(디지털 비트) Buffer Current(㎂)
1 0∼12.5 00 Ibuf
2 12.5∼25 01 1.5×Ibuf
3 25∼37.5 10 2×Ibuf
4 37.5∼50 11 4×Ibuf
한편, 도 9는 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO를 적용했을 시의 버퍼 전류 증가에 따른 LDO의 위상 마진 변화에 대한 시뮬레이션 결과를 보여주는 도면이다.
도 9의 (a)를 참조하면, M=4인 경우(버퍼 전류가 40%인 경우)의 위상 마진이 -5.096deg로서 LDO의 동작이 매우 불안정한 반면, M=6인 경우의 위상 마진은 56.26deg이고, M=8인 경우는 78.13deg이며, M=10인 경우는 85.18deg로서 버퍼 전류 조절에 의해 위상 마진이 개선되었고, 그로 인해 LDO의 동작도 안정적임을 확인할 수 있다. 도 9의 (b)는 위의 (a)에서와 같은 위상 마진에 대응하는 이득 마진의 시뮬레이션 결과를 나타낸 것이다.
이상의 설명에서와 같이, 본 발명에 따른 위상 마진 보상 수단을 갖는 LDO 및 그를 이용한 위상 마진 보상방법은 비교기에 의해 실제로 회로에 공급되는 전압과 미리 설정된 기준전압을 비교하여 LDO의 출력전압의 발진 여부를 체크하고, 발진에 따른 펄스 신호를 듀티 싸이클 계산기에 의해 카운팅하여 듀티 싸이클 비 및 그에 대응하는 디지털 비트 정보를 구하여 LDO의 공급전압 출력부로 피드백시킴으로써, 버퍼 전류를 조절하여 위상 마진을 조절할 수 있고, 그 결과 외부 환경 요인에 의한 LDO의 출력전압의 변화를 최소화할 수 있는 장점이 있다.
또한, 위상 마진에 최적화된 LDO의 설계가 가능하고, 이에 따라 공정 및 온도 등에 의해 변화되는 LDO의 안정도를 개선할 수 있는 장점이 있다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당업자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
405...전원공급부 410...기준전압 발생부
420...공급전압 출력부 425...버퍼
430...비교기 440...듀티 싸이클 계산기

Claims (12)

  1. 온도 및 외부 환경에 따라 전압의 레벨이 변화되지 않는 안정된 전원으로서의 기준전압(Vref)을 공급하는 전원공급부;
    상기 전원공급부로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 적용될 기준전압(Vout2)을 출력하는 기준전압 발생부;
    상기 전원공급부로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하고, 출력단으로부터 피드백 입력되는 듀티 싸이클 비 및 출력 비트 정보를 바탕으로 버퍼 전류를 조절하여 위상 마진을 조절하는 공급전압 출력부;
    상기 기준전압 발생부로부터 출력된 기준전압(Vout2)과 상기 공급전압 출력부로부터 출력된 공급전압(Vout1)을 비교하여, 공급전압(Vout1)의 발진 여부를 체크하고, 공급전압(Vout1)의 발진에 따른 펄스 신호를 출력하는 비교기; 및
    상기 비교기로부터의 출력 신호(펄스 신호)를 입력받아 그 출력 신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 카운팅에 따른 듀티 싸이클 비 및 출력 비트를 구하고, 그 정보를 상기 공급전압 출력부로 피드백시키는 듀티 싸이클 계산기를 포함하는 위상 마진 보상 수단을 갖는 LDO.
  2. 제1항에 있어서,
    상기 전원공급부는 BGR(band gap reference) 전압 발생기인 위상 마진 보상 수단을 갖는 LDO.
  3. 제1항에 있어서, 상기 공급전압 출력부는,
    그 비반전 입력단자는 상기 전원공급부와 연결되고, 반전 입력단자는 MOSFET의 드레인(drain) 단자에 직렬 연결된 2개의 저항의 공통 접속 노드에 연결되며, 전원공급부로부터 공급된 기준전압(Vref)을 강하하여 대상 회로에 실제로 공급되는 전압(Vout2)을 출력하는 연산증폭기(OP Amp)와;
    그 연산증폭기의 출력단에 입력 단자가 연결되고, 출력 단자는 상기 MOSFET의 게이트(gate) 단자에 연결되며, 상기 듀티 싸이클 계산기로부터 듀티 싸이클 비 및 출력 비트 정보를 피드백 입력받아 전류를 제어하는 버퍼와;
    소스(source) 단자는 외부 직류 전원에 연결되고, 게이트 단자는 상기 버퍼의 출력 단자와 연결되며, 드레인 단자는 직렬 연결된 2개의 저항을 경유하여 접지되고, 상기 버퍼로부터의 출력을 게이트 단자로 입력받아 스위칭 동작함으로써 대상 회로에 실제 공급전압(Vout1)이 출력 또는 차단되도록 하는 MOSFET을 포함하여 구성되는 위상 마진 보상 수단을 갖는 LDO.
  4. 제1항에 있어서,
    상기 듀티 싸이클 계산기는 상기 비교기의 출력신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 펄스 값이 하이(High)로 나오는 개수를 계산하고, 계산된 하이 펄스 개수에 따라 듀티 싸이클 비(duty cycle ratio)를 각각 구하며, 구해진 듀티 싸이클 비에 대응하여 출력 비트(디지털 비트)로 각각 할당하는 위상 마진 보상 수단을 갖는 LDO.
  5. 제4항에 있어서,
    상기 듀티 싸이클 비는 계산된 하이 펄스 개수에 따라 0∼12.5%, 12.5∼25%, 25∼37.5%, 37.5∼50%로 각각 구분하여 구하는 위상 마진 보상 수단을 갖는 LDO.
  6. 제4항에 있어서,
    상기 출력비트(디지털 비트)는 듀티 싸이클 비가 0∼12.5%일 때 "00", 12.5∼25%일 때 "01", 25∼37.5%일 때 "10", 37.5∼50%일 때 "11"로 각각 할당하는 위상 마진 보상 수단을 갖는 LDO.
  7. 전원공급부, 기준전압 발생부, 공급전압 출력부, 비교기, 듀티 싸이클 계산기를 구비하는 위상 마진 보상 수단을 갖는 LDO를 이용하여 위상 마진을 보상하는 방법으로서,
    a) 상기 기준전압 발생부에 의해 상기 전원공급부로부터 전원으로서의 기준전압(Vref)을 공급받아 강하하여 대상 회로에 적용될 기준전압(Vout2)을 출력하는 단계;
    b) 상기 공급전압 출력부에 의해 상기 전원공급부로부터 전원으로서의 기준전압(Vref)을 공급받아 강하하여 대상 회로에 실제로 공급되는 전압(Vout1)을 출력하는 단계;
    c) 상기 비교기에 의해 상기 기준전압 발생부로부터 출력된 기준전압(Vout2)과 상기 공급전압 출력부로부터 출력된 공급전압(Vout1)을 비교하여, 공급전압 (Vout1)의 발진 여부를 체크하고, 공급전압(Vout1)의 발진에 따른 펄스 신호를 출력하는 단계;
    d) 상기 듀티 싸이클 계산기에 의해 상기 비교기로부터의 출력 신호(펄스 신호)를 입력받아 그 출력 신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 카운팅에 따른 듀티 싸이클 비 및 출력 비트를 구하고, 그 정보를 상기 공급전압 출력부로 피드백시키는 단계; 및
    e) 상기 공급전압 출력부에 의해 상기 듀티 싸이클 계산기로부터 듀티 싸이클 비 및 출력 비트 정보를 피드백 입력받아, 그것을 바탕으로 버퍼 전류를 조절하여 대상 회로에 공급되는 출력 전압의 주파수의 위상 마진을 조절하는 단계를 포함하는, 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법.
  8. 제7항에 있어서,
    상기 단계 d)에서 상기 듀티 싸이클 계산기에 의해 비교기의 출력신호(펄스 신호)의 임의의 구간을 소정 횟수만큼 카운팅하여, 펄스 값이 하이(High)로 나오는 개수를 계산하고, 계산된 하이 펄스 개수에 따라 듀티 싸이클 비(duty cycle ratio)를 각각 구하며, 구해진 듀티 싸이클 비에 대응하여 디지털 비트로 각각 할당하는, 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법.
  9. 제8항에 있어서,
    상기 듀티 싸이클 비는 계산된 하이 펄스 개수에 따라 0∼12.5%, 12.5∼25%, 25∼37.5%, 37.5∼50%로 각각 구분하여 구하는, 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법.
  10. 제8항에 있어서,
    상기 디지털 비트는 듀티 싸이클 비가 0∼12.5%일 때 "00", 12.5∼25%일 때 "01", 25∼37.5%일 때 "10", 37.5∼50%일 때 "11"로 각각 할당하는, 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법.
  11. 제7항에 있어서,
    상기 단계 e)에서 상기 공급전압 출력부에 의해 상기 듀티 싸이클 계산기로부터 디지털 비트 정보를 피드백 입력받고, 이 디지털 비트에 따라 대응하는버퍼 전류값을 설정하며, 설정된 각 버퍼 전류값을 바탕으로 버퍼 전류를 조절하여 대상 회로에 공급되는 출력 전압의 주파수의 위상 마진을 조절하는, 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법.
  12. 제11항에 있어서,
    상기 버퍼 전류값은 디지털 비트가 "00"일 때 기본 버퍼 전류값인 Ibuf, 디지털 비트가 "01"일 때 1.5×Ibuf, "10"일 때 2×Ibuf, "11"일 때 4×Ibuf로 각각 설정하는, 위상 마진 보상 수단을 갖는 LDO를 이용한 위상 마진 보상 방법.
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