JP2008262996A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP2008262996A
JP2008262996A JP2007103313A JP2007103313A JP2008262996A JP 2008262996 A JP2008262996 A JP 2008262996A JP 2007103313 A JP2007103313 A JP 2007103313A JP 2007103313 A JP2007103313 A JP 2007103313A JP 2008262996 A JP2008262996 A JP 2008262996A
Authority
JP
Japan
Prior art keywords
film
fluorine
semiconductor device
forming
added carbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007103313A
Other languages
English (en)
Other versions
JP5261964B2 (ja
Inventor
Gohei Kawamura
剛平 川村
Toshihisa Nozawa
俊久 野沢
Takaaki Matsuoka
孝明 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2007103313A priority Critical patent/JP5261964B2/ja
Priority to KR1020097023404A priority patent/KR20100003353A/ko
Priority to PCT/JP2008/056745 priority patent/WO2008126776A1/en
Priority to CN2008800104234A priority patent/CN101647110B/zh
Priority to US12/531,519 priority patent/US8124523B2/en
Priority to TW097112788A priority patent/TW200908219A/zh
Publication of JP2008262996A publication Critical patent/JP2008262996A/ja
Application granted granted Critical
Publication of JP5261964B2 publication Critical patent/JP5261964B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】層間絶縁膜の材質としてフッ素添加カーボン（ＣＦ膜）を用いた半導体装置において、低誘電率であるフッ素添加カーボン膜の利点を生かすこと。
【解決手段】直鎖構造のＣ５Ｆ８ガスを用いてＣＦ膜を成膜し、その表面にハードマスクになる金属を直接形成する。このＣＦ膜は、耐熱性が大きいので金属膜の膜剥れがなく、また機械的強度が大きいのでＣＭＰ加工にも耐えられ、またＣＭＰ加工の後処理を有機酸などで行うことによりＣＦ膜の損傷もなくなる。その結果下層側のＣＦ膜と上層側のＣＦ膜との間にＳｉＣＮなどからなる比誘電率の高いキャップ膜が存在しなくなる。
【選択図】図１

Description

本発明はフッ素添加カーボン膜からなる層間絶縁膜を備えた半導体装置の製造方法及び半導体装置に関する。
半導体装置の高集積化を図るために多層配線構造が採用されているが、信号はその周波数が高くなるほど層間絶縁膜を通過しやすくなるため、デバイスの動作の高速化を図るためには、層間絶縁膜の比誘電率を低くすることが要求される。従来から絶縁膜としてはＳｉＯ2膜（シリコン酸化膜）が一般的に使用されてきたが、ＳｉＯ2の比誘電率は４．０であり、そこで更に比誘電率の低い材料として比誘電率が３．６のＳｉＯＦが検討され、最近では比誘電率が２．８〜３．２の低誘電率材料であるＳｉＯＣＨが実用化されている。このように層間絶縁膜の開発の流れとしては、シリコン（Ｓｉ）を主成分とする材料にフッ素（Ｆ）や炭素（Ｃ）などを添加するという技術であった。
これに対して本発明者らは、こうした従来の材料に比べて比誘電率が格段に低い、炭素及びフッ素の化合物であるフッ素添加カーボン膜（フロロカーボン膜）の適用を検討している。このフッ素添加カーボン膜は、比誘電率を１．８程度まで低くすることができることから、デバイスの高速化に対処できる層間絶縁膜の材料として極めて画期的な膜であるが、炭素を主成分としていることから、その性状はシリコンを主成分としていた従来の膜とは大きく異なっている。例えばシリコンを主成分とする膜に比べてフッ素添加カーボン膜の不利な点としては、耐熱性が弱く、また機械的強度が小さく、更にプラズマによりエッチングされやすいといった点を挙げることができる。
このため半導体装置を構成する積層構造やその製造方法もシリコンを主成分としていた膜を用いる場合とは異なっている。以下にフッ素添加カーボン膜を層間絶縁膜として用いる場合において配線の形成工程であるデュアルダマシン工程について簡単に記載する。図８（ａ）は、基板１００上に形成された下層側の回路層１０１の上に上層側の回路層を形成する途中の段階を示している。１０２はフッ素添加カーボン膜、１０３は銅（Ｃｕ）からなる配線層、１０４は例えばＳｉＣＮ（炭化窒化シリコン）からなるキャップ膜、１０５、１０６は、フッ素添加カーボン膜１０２への配線材料（この例では銅）の拡散を防止するためのバリアメタルとバリア膜である。この下層側の回路層１０１の上には、フッ素添加カーボン膜１１２、キャップ膜１１４、金属膜例えばＴｉ（チタン）からなる金属膜１１７、犠牲膜１１８及びフォトレジストマスク１１９が下側からこの順番で積層されている。フッ素添加カーボン膜１１２（１０２）は、環状構造のＣ５Ｆ８ガスなどのフッ化炭素ガスを含む処理ガスをプラズマ化し、そのプラズマ雰囲気中に基板１００を曝すことによって成膜される。
図８（ａ）に示す積層構造を形成した後は、図８（ｂ）に示すようにフッ素添加カーボン膜１１２に対して凹部１２２の形成工程が行われる。この工程は、フォトレジストマスク１１９を利用した犠牲膜１１８のマスクの形成、犠牲膜１１８のマスクを用いたフッ素添加カーボン膜１１２へのビアホール１２０の形成、金属膜１１７からなるハードマスクのパターニング、及びこのハードマスクを用いたフッ素添加カーボン膜へのトレンチ（配線埋め込み溝）１２１の形成といった工程である。次いで、図８（ｃ）に示すように、凹部１２２の内表面を含む基板１００の露出面を覆うようにバリアメタル１１５を形成した後、凹部１２２内に配線材料である銅１１３を埋め込み、続いて図８（ｄ）に示すように、余剰の銅１１３及び金属膜１１７をＣＭＰ（Chemical Mechanical Polishing）加工により除去する。
このＣＭＰ加工において、フッ素添加カーボン膜１１２が機械的負荷を直接受けないようにするために、図８（ｄ）に示すように、キャップ膜１１４の一部を残した状態でＣＭＰ加工を停止する。またこのＣＭＰ加工によって、配線層１１３が酸化されて表面に酸化被膜１２３が生成するが、この酸化被膜１２３が存在すると、配線の抵抗値が上昇することから、この酸化被膜１２３を還元するために、図８（ｅ）に示すように、基板１００にアンモニア（ＮＨ3）ガスを活性化して得たプラズマ（以下ＮＨ3プラズマと略記する）を照射する。フッ素添加カーボン膜１１２は、ＮＨ3プラズマに曝されるとエッチングされるが、既述のように表面にキャップ膜１１４が残っているので、このキャップ膜１１４が保護膜となってＮＨ3プラズマに直接曝されず、エッチングされない。その後、配線層１１３の表面を含む基板１００の表面にバリア膜１１６を成膜して上層側の回路層の形成工程を終了し（図８（ｆ））、その後同様の工程が行われて多層配線構造の半導体装置が製造される。
ここでキャップ膜１１４は、既述のようにＣＭＰ加工時及びＮＨ3プラズマの照射時におけるフッ素添加カーボン膜１１２の保護膜の役割を果たすだけでなく、ハードマスクとなる金属膜１１７とフッ素添加カーボン膜１１２とを密着させる密着層の役割も有している。即ち、後述する比較例２−１の実験結果に示されるように、環状構造のＣ５Ｆ８ガスから得られたフッ素添加カーボン膜上に直接Ｔｉからなる金属膜を形成すると、成膜後に金属膜１１７の膜剥がれが起こることから、ＳｉＣＮ、ＳｉＣあるいはＳｉＮなどからなるキャップ膜１１４を介在させることでフッ素添加カーボン膜１１２と金属膜１１７との密着性を確保するようにしている。
このようにキャップ膜１１４は、従来のシリコン系の層間絶縁膜の場合には用いられていなかったが、フッ素添加カーボン膜１１２の特有の性状から必要なものとなっている。一方半導体デバイスの薄膜化が進んでいることから、フッ素添加カーボン膜１１２を用いた場合にも層間絶縁膜の厚さを小さくすることが要請されるが、キャップ膜１１４の材料であるＳｉＣＮ（比誘電率：５程度）、ＳｉＣ（比誘電率：７程度）あるいはＳｉＮ（比誘電率：８程度）などは比誘電率が高いことから、比誘電率の低い層間絶縁膜中に残存しかつ層間絶縁膜の膜厚が小さくなると、キャップ膜１１４も含めた層間絶縁膜について、比誘電率の高いキャップ膜１１４の存在の影響が大きくなり、つまりキャップ膜１１４が存在することによる比誘電率の上昇の程度が顕著になり、せっかく１．８もの低い比誘電率を持つフッ素添加カーボン膜１１２を層間絶縁膜に使用しても、その材料の利点を十分に生かしきれず、その使用価値が薄れてしまう。
更にまたキャップ膜１１４は、上記のようにフッ素添加カーボン膜１１２の耐熱性及び機械的強度の不足を補うための膜であり、本来デバイスを形成するためには不要な膜である。そのため、本来不要であるキャップ膜１１４の成膜工程を行わなければならず、更にその後のエッチング時においてハードマスクとなる金属膜１１７との間の選択比を確保できるエッチングガスの選定を行わなければならないし、またキャップ膜１１４のエッチング時に発生した残渣を洗浄する作業も必要になる場合がある。従って工程が増え、スループットの低下の要因の一つになると共に、これらの工程を行うための装置も必要になってしまう。
一方、特許文献１には、フッ素添加カーボン膜について記載されているが、上記の課題については触れられていない。
特開２００５−３０２８１１
本発明はこのような事情の下になされたものであり、その目的は、層間絶縁膜の材質としてフッ素添加カーボンを用いた半導体装置において、低誘電率であるフッ素添加カーボン膜の利点を生かすことのできる半導体装置及びその半導体装置を製造する方法を提供することにあり、他の目的は、製造工程を簡略化することのできる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、
炭素及びフッ素を含む処理ガスをプラズマ化し、そのプラズマにより基板上にフッ素添加カーボン膜からなる層間絶縁膜を成膜する工程（ａ）と、
前記層間絶縁膜の表面に金属膜を成膜する工程（ｂ）と、
前記金属膜をパターンに応じてエッチングすることにより当該金属膜からなるハードマスクを形成する工程（ｃ）と、
前記ハードマスクを用いて前記フッ素添加カーボン膜をエッチングすることにより当該フッ素添加カーボン膜に凹部を形成する工程（ｄ）と、
次いで、前記基板の表面に配線材料を成膜して前記凹部内に当該配線材料を埋め込む工程（ｅ）と、
前記フッ素添加カーボン膜上の余剰の配線材料及び前記ハードマスクを除去してフッ素添加カーボン膜の表面を露出させる工程（ｆ）と、
この工程により配線材料の表面に生成された酸化物を除去する工程（ｇ）と、
を備えたことを特徴とする。
前記金属膜を成膜する工程（ｂ）は、前記層間絶縁膜の上に直接金属膜を成膜する工程であることが好ましい。
炭素及びフッ素を含む処理ガスは、直鎖構造のＣ５Ｆ８ ガスであることが好ましく、更に三重結合を備えていることが好ましい。
前記金属膜の材質は、Ｔｉ、Ｔａ、Ｗ及びＡｌから選ばれるものであることが好ましい。
前記ハードマスクの上に犠牲膜を形成し、この犠牲膜をマスクとして用いてフッ素添加カーボン膜をエッチングすることにより当該フッ素添加カーボン膜に凹部を形成する工程を行うようにしても良い。
前記フッ素添加カーボン膜の表面を露出させる工程（ｆ）は、前記配線材料の表面を研磨する工程であっても良い。
前記酸化物を除去する工程（ｇ）は、有機酸の液体または蒸気を基板の表面に供給する工程であるか、あるいは還元性ガス雰囲気下にて基板をアニールする工程であることが好ましい。
本発明の半導体装置は、
フッ素添加カーボン膜からなる層間絶縁膜とこの層間絶縁膜内に埋め込まれた配線材料とを含む下段側の回路層と、
前記配線材料の拡散を防止するために前記下段側の回路層の上に形成されたバリア層と、
このバリア層の上に直接形成されたフッ素添加カーボン膜からなる層間絶縁膜とこの層間絶縁膜内に埋め込まれた配線材料とを含む上段側の回路層と、を備えたことを特徴とする。
本発明によれば、層間絶縁膜としてフッ素添加カーボン膜を用いた半導体装置において、下層側のフッ素添加カーボン膜と上層側のフッ素添加カーボン膜との間に、従来からフッ素添加カーボン膜とハードマスクになる金属膜との間の密着膜及び配線材料の研磨時やその後処理時の保護膜として使用されていたＳｉＣＮなどからなる比誘電率の高いキャップ膜が介在していないので、上層側配線と下層側配線との間に介在する全体の層間絶縁膜の比誘電率の上昇を抑えることができ、比誘電率が低いというフッ素添加カーボン膜の本来の利点を生かすことができる。またキャップ膜を用いないことから、キャップ膜の成膜工程が不要になり、更にキャップ膜のエッチングやそのエッチングに伴う洗浄も不要になるなど、工程を簡略化できる。
本発明の半導体装置に係る製造方法の実施の形態を図１を参照しながら説明する。図１（ａ）には、基板であるウェハＷ上に形成されたｎ番目（下段側）の回路層が示されており、この回路層は、層間絶縁膜であるフッ素添加カーボン膜（以下「ＣＦ膜」という）６０内に例えばＣｕなどの金属である配線６１が埋め込まれている。このＣＦ膜６０と配線６１との間には、ＣＦ膜６０内に配線６１から金属が拡散しないように、例えば窒化タンタル膜とタンタル膜とがこの順番で下側（ＣＦ膜６０側）から積層されたバリアメタル６２が介在している。また、この回路層の上には、配線６１から（ｎ＋１）番目（上段側）の回路層のＣＦ膜７０に金属が拡散しないように、例えばＳｉＣなどのバリア膜６３が成膜されている。なお以下の説明ではｎ番目、（ｎ＋１）番目を夫々下層側、上層側と呼ぶことにする。
先ず、図１（ｂ）に示すように、バリア膜６３の表面にＣＦ膜７０を成膜する。このＣＦ膜７０は、後で詳述するが、炭素とフッ素とを含む化合物の成膜ガスである直鎖構造のＣ５Ｆ８ガスをプラズマ化し、そのプラズマをウェハＷ上に形成することで成膜される。この直鎖構造のＣ５Ｆ８ガスは、炭素−炭素間に三重結合を持っており、例えば図４（ａ）に示すように、三重結合を一つ持つ１，１，１，２，２，５，５，５−Ｏｃｔａｆｌｕｏｒｏ−１−ｐｅｎｔｙｎｅガスなどである。炭素−炭素間に三重結合を持っているＣ５Ｆ８ガスをプラズマ化すると、網状構造体を持つ分解生成物を生じやすく、この網状構造体がＣＦ膜７０に取り込まれていくので、ＣＦ膜７０の機械的強度や耐熱性が環状構造のＣ５Ｆ８ガスを用いて成膜した場合よりも高くなるが、炭素−炭素間に二重結合を持つ同図（ｂ）に示す１，１，２，３，４，５，５，５−Ｏｃｔａｆｌｕｏｒｏ−１，３−ｐｅｎｔｙｎｅガスなどを用いても良い。
次に、このＣＦ膜７０上に例えばスパッタ法により、ＣＦ膜７０のエッチング時のハードマスクとなる金属膜７１例えばＴｉ（チタン）を成膜するが、このＣＦ膜の熱的安定性が優れているため、後述する実験例２−１、実験例３等にも示されるように、Ｔｉ膜との密着性も向上しておりＳｉＣＮ膜などのキャップ膜を用いなくてもＣＦ膜７０と金属膜７１との密着性が確保される。なお金属膜７１としては、Ｔｉに限られず、Ｔａ（タンタル）、Ｗ（タングステン）、Ａｌ（アルミニウム）などであっても良い。
その後、図１（ｃ）に示すように、トレンチ（配線の埋め込み溝）に相当するパターン７３が形成されたフォトレジストマスク７４を用いて、図１（ｄ）に示すように、金属膜７１をエッチングして溝を形成する。ここで金属膜７１として上述のような純金属を用いるのは、金属膜７１をエッチングしてハードマスクのパターンを形成する際、下層のＣＦ膜と金属膜７１（ハードマスク）との間のエッチング選択比を高く（例えば１００以上）することができるためである。次いでエッチングガスを変え、この金属膜７１をマスクとして、ＣＦ膜７０をエッチングして溝８０を形成する（同図（ｅ））。尚、フォトレジストマスク７４は、このＣＦ膜７０のエッチング時に除去され、ウェハＷの表層には、金属膜（ハードマスク）７１が残る。
次いで、溝８０を覆うように、例えばスピンコータ法により例えばＳｉＯＣ系の膜である犠牲膜７５を成膜し、その表面にビアホールに対応するパターン７６を備えたフォトレジストマスク７７を形成する（図２（ａ））。そして、このフォトレジストマスク７７を用いて犠牲膜７５及びＣＦ膜７０をエッチングし、更にホールの底部に露出したバリア膜６３もエッチングし、こうしてＣＦ膜７０内にビアホール８１を形成する。続いて犠牲膜７５を薬液処理により除去する（図２（ｄ））ことによって、ＣＦ膜７０に溝８０とビアホール８１とからなる凹部８２が形成される。
その後、金属膜７１の表面から凹部８２の内表面に亘って既述のバリアメタル６２と同じ構成のバリアメタル７８を例えばスパッタ法により成膜する。しかる後、配線材料である金属例えばＣｕを上層側の配線７９として例えばスパッタ法により成膜する（図２（ｅ））。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）加工により余剰のＣｕ、バリア膜７８及び金属膜７１を除去する。こうしてＣＦ膜７０内に配線７９が形成される。このＣＭＰ加工は、樹脂製例えばウレタン製のパッドとウェハＷの表面とを相対向させ、このパッド上に酸性あるいはアルカリ性のスラリーを供給しながらパッドとウェハＷとを相対的に加圧かつ回転させることにより、ウェハＷの表面を化学的機械的に研磨する処理方法である。この場合、ＣＦ膜７０の上には、従来のようにキャップ膜が存在しないので、ＣＭＰ加工の最終段階でＣＦ膜７０の表面に直接研磨作用が施されるが、このＣＦ膜７０は、既述のように機械的強度が大きいので、デバイスの特性に影響を及ぼすような損傷は起こらない。そしてＣｕ（配線７９）の表面は、加工時の摩擦熱等により酸化されて酸化膜７９ａが生成する（図２（ｆ））。配線７９と次に形成される（ｎ＋２）番目の上層側の配線との間に酸化膜７９ａが存在すると配線抵抗が大きくなるので、この酸化層７９ａの除去処理例えば還元処理を行う（図３（ａ））。この還元処理は、処理容器内の載置台にウェハＷを載置し、ウェハＷを例えば所定の温度に加熱すると共に、載置台に対向するように設けられたシャワーヘッドから有機酸例えば蟻酸の蒸気をウェハＷに供給することにより行われる。このように有機酸を用いる還元処理は、蒸気の代わりに溶液をウェハＷの表面に供給することにより行っても良く、また有機酸としては蟻酸以外のカルボン酸などであっても良い。この還元処理により、酸化層７９ａが還元されて金属（Ｃｕ）となる。一方、ＣＦ膜７０は、このような有機酸によって劣化や浸食などをほとんど受けないので、ＣＦ膜７０が悪影響を受けずに酸化層７９ａの還元が行われる。
この還元処理としては、例えば還元雰囲気例えば水素雰囲気中にウェハＷを置いて、アニール処理（熱処理）を行っても良い。本実施の形態で用いるＣＦ膜７０は、既述のように、耐熱性が大きいので、このようなアニール処理を行っても、Ｆガスなどの脱ガスがほとんど起こらない。その後、前記配線７９から更に（ｎ＋２）番目の上層側のＣＦ膜（図示せず）への金属の拡散を抑えるために、ウェハＷの表面にバリア膜８３を例えばＣＶＤ法により成膜する。こうして一連の工程を繰り返すことによって、所定の階層分の回路が形成される。
上述の実施の形態によれば、ＣＦ膜７０の成膜ガスとして直鎖構造のＣ５Ｆ８ガスを用いているため、機械的強度の大きなＣＦ膜７０が得られ、銅（配線７９）の埋め込みの後に行われるＣＭＰ工程において、ＣＦ膜７０が表面に露出するまでウェハＷの表面を研磨しても、ＣＦ膜７０が欠損しない。そして、ＣＭＰ工程後の銅酸化物（酸化層７９ａ）の還元を蟻酸で行うようにしており、ＣＦ膜７０は蟻酸によりエッチングされないので、ＣＦ膜７０が露出した状態で酸化層７９ａの還元処理を行うことができる。また直鎖構造のＣ５Ｆ８ガスを用いたＣＦ膜７０は、例えば４００℃程度まで加熱しても耐熱性が大きく、Ｆガスなどの脱ガスがほとんど起こらないので、後工程で行われる水素シンタ処理においてもＦガスによる金属配線の腐食が防止される。
以上のことから、配線の形成を行うデュアルダマシン工程において、従来ＣＦ膜を層間絶縁膜とする場合には必要とされていたキャップ膜を用いなくて済み、このため上層側のＣＦ膜７０と下層側のＣＦ膜６０との間に比誘電率の高いキャップ膜が介在しないので、上層側配線７９と下層側配線６１との間に介在する全体の層間絶縁膜（ＣＦ膜７０及びバリア膜６３を含めた意味である）の比誘電率の上昇を抑えることができ、ＣＦ膜７０の本来の利点を最大限に生かすことができる。特に層間絶縁膜の薄膜化が進んでいる状況下においては、「背景」の項目にて既述したように比誘電率の高いキャップ膜の影響が大きくなることから、本発明の半導体装置は、極めて有効なものであるといえる。
またキャップ膜の成膜が不要になることから、キャップ膜の成膜工程、キャップ膜をエッチングする工程が不要になると共に、キャップ膜のエッチングにより発生する残渣を洗浄する工程も不要になるので、工程を簡略化でき、スループットを向上させることができる。また、キャップ膜と金属膜７１との間のエッチング選択比を考慮する必要がなくなり、金属膜７１のエッチング条件（使用ガスなど）を検討しなくて済み、金属膜７１を構成する材料の自由度が増えると共に、金属膜７１とＣＦ膜７０との間のエッチング選択比が高いので、エッチング形状の良好な（アスペクト比の高い）凹部８２を形成できる利点もある。
なおハードマスクとなる金属膜７１としては、Ｔｉに限らずＴａ、Ｗ、Ａｌなどの金属膜であってもよく、その成膜手法としてはスパッタ法の他、成膜温度が４００℃以下であれば、熱ＣＶＤ法を用いてもよい。
尚、半導体装置の製造工程においてＳｉＣＮ膜等のキャップ膜をＣＦ膜７０と金属膜７１との間に介在させ、ＣＭＰ加工時に金属膜７１と共にキャップ膜を除去することにより、下層側のＣＦ膜６０と上層側のＣＦ膜７０との間にキャップ膜が存在しない製法であっても、本発明の権利範囲に含まれる。
次に、ＣＦ膜７０を成膜するための成膜装置の一例について図５を参照して簡単に説明する。同図中の成膜装置１０は、真空チャンバである処理容器１１、温調手段を備えた載置台１２及び載置台１２に接続された例えば１３．５６ＭＨｚのバイアス用の高周波電源１３を備えている。
処理容器１１の上部には載置台１２と対向するように、例えば略円形状の例えばアルミナからなる第１のガス供給部１４が設けられている。この第１のガス供給部１４における載置台１２と対向する面には、多数の第１のガス供給孔１５が形成されている。第１のガス供給孔１５は、ガス流路１６及び第１のガス供給路１７を介してプラズマ発生用のガス例えばアルゴン（Ａｒ）ガス等の希ガス供給源に接続されている。
また、前記載置台１２と前記第１のガス供給部１４との間には、例えば略円形状の導電体からなる第２のガス供給部１８が設けられており、この第２のガス供給部１８における載置台１２と対向する面には、多数の第２のガス供給孔１９が形成されている。この第２のガス供給部１８の内部には、第２のガス供給孔１９に連通するガス流路２０が形成されており、ガス流路２０は、第２のガス供給路２１を介して例えば直鎖構造のＣ５Ｆ８ガスなどの原料ガス供給源に接続されている。また、第２のガス供給部１８には、第２のガス供給部１８を上下に貫通するように、多数の開口部２２が形成されている。この開口部２２は、第２のガス供給部１８の上方で生成したプラズマを第２のガス供給部１８の下方側の空間に通過させるためのものであり、例えば隣接する第２のガス供給孔１９同士の間に形成されている。処理容器１１の下端側には、排気口２６ａが形成されており、この排気口２６ａは、排気管２６を介して真空排気手段２７に接続されている。
前記第１のガス供給部１４の上方には、例えばアルミナなどの誘電体により構成されたカバープレート２８を介してアンテナ部３０が設けられている。このアンテナ部３０は、円形のアンテナ本体３１と、このアンテナ本体３１の下端に埋設された平面アンテナ部材（スリット板）３２とを備えている。平面アンテナ部材３２には、円偏波を発生させるための多数の図示しないスリットが形成されている。これらアンテナ本体３１と平面アンテナ部材３２とは導体により構成され、扁平な中空の円形導波管を構成している。
また、アンテナ本体３１と平面アンテナ部材３２との間には、例えばアルミナや酸化ケイ素、窒化ケイ素等の低損失誘電体材料により構成された遅相板３３が設けられている。この遅相板３３は、マイクロ波の波長を短くして前記円形導波管内の管内波長を短くするためのものである。
このように構成されたアンテナ部３０は、同軸導波管３５を介して例えば２．４５ＧＨｚあるいは８．４ＧＨｚの周波数のマイクロ波を発生するマイクロ波発生手段３４に接続されている。また、同軸導波管３５の外側の導波管３５Ａと中心導体３５Ｂとは、それぞれアンテナ本体３１と、遅相板３３に形成された開口部を介して平面アンテナ部材３２とに接続されている。
次に、上記の成膜装置１０を用いたＣＦ膜７０の成膜方法について説明する。先ず、ウェハＷを処理容器１１内に搬入して載置台１２上に載置する。そして、真空排気手段２７を用いて処理容器１１内を排気して、処理容器１１内に例えばＡｒガスと直鎖構造のＣ５Ｆ８ガスとをそれぞれ第１のガス供給路１７及び第２のガス供給部１８から所定の流量供給しながら、処理容器１１内を所定の真空度に設定し、載置台１２に設けられた温調手段によりウェハＷを加熱する。
一方、マイクロ波発生手段３４から周波数が２．４５ＧＨｚの高周波（マイクロ波）をカバープレート２８と第１のガス供給部１４とを介して、平面アンテナ部材３２に形成された図示しないスリットから下方側の処理空間に向けて放射する。
このマイクロ波により、第１のガス供給部１４と第２のガス供給部１８との間の空間にＡｒガスのプラズマが励起される。一方、第２のガス供給部１８から載置台１２に向けて放出されたＣ５Ｆ８ガスは、開口部２２を介して上方側から流れ込んできたＡｒプラズマに接触して活性種を生成する。この活性種がウェハＷの表面に供給されることにより、ＣＦ膜７０が成膜される。
（実験例１）
既述のキャップ層としてシリコン系化合物例えばＳｉＣＮ膜が層間絶縁膜の一部として残っていた場合に、このＳｉＣＮ膜が層間絶縁膜の比誘電率に与える影響を調べるために、以下の実験を行った。実験は、膜厚２０ｎｍのＳｉＣＮ膜によりＣＦ膜を上下に挟んだ積層体を形成し、ＣＦ膜の膜厚を１００ｎｍ〜３７５ｎｍまで２５ｎｍ刻みで変えて、積層体の比誘電率を水銀プローブにより測定することにより行った。
（実験結果）
この結果を図６に示す。ＣＦ膜の膜厚が薄くなる程、全体の比誘電率が増加していくことが分かった。従って、上下のＣＦ膜の間にキャップ膜が介在していると、デバイスの薄膜化が進むにつれて、層間絶縁膜の比誘電率の上昇が顕著になり、無視できなくなることが分かる。
（実験例２）
（実験例２−１）
上記の成膜装置１０を用いて、原料ガスとして直鎖構造のＣ５Ｆ８ガスにより、ウェハ上にＣＦ膜を成膜し、更にその上にスパッタ法によりＴｉ膜を成膜した。その後、真空雰囲気において４００℃の熱処理を６０分間行った。
（比較例２−１）
実験例２−１と同様に、ＣＦ膜を成膜した。尚、原料ガスとしては、環状構造のＣ５Ｆ８ガスを用いた。その後、このＣＦ膜上にＴｉ膜を成膜した。
（比較例２−２）
比較例２−１と同様にＣＦ膜を成膜した。また、その後ＣＦ膜上にＴａ膜を成膜して、真空雰囲気において３５０℃にて３０分間熱処理を行った。
（実験結果）
実験例２−１では、Ｔｉ膜の膜剥がれ、Ｔｉ膜とＣＦ膜との間における気泡の発生などが見られず、ウェハ全面に亘って均一な色合いとなっており、良好な成膜状態であった。一方、比較例２−１では、Ｔｉ膜を成膜した状態で既に膜剥がれが生じていた。また、比較例２−２では、Ｔａ膜の成膜後には問題がなかったものの、アニール後にはウェハＷの至る場所において膜剥がれが生じていた。この比較例２−１、２−２間の差異は、ＴａとＴｉとの反応性の違いによるものだと考えられる。
このことから、直鎖構造のＣ５Ｆ８ガスにより成膜したＣＦ膜では、熱処理によって脱ガスがほとんど起こっていないことが分かる。これはＬＳＩの製造工程においてトランジスタを形成した場合、その最終工程で行われる、トランジスタのゲート酸化膜の界面準位小さくするための、４００℃程度の水素シンタ処理時にも、Ｆガスの脱離が発生せずに配線金属が腐食されないことを意味する。一方、環状構造のＣ５Ｆ８ガスにより成膜したＣＦ膜では、熱処理によって脱ガスが起こって金属膜と反応し、金属膜が剥がれていたことから、直鎖構造のＣ５Ｆ８ガスにより成膜したＣＦ膜と比べて、耐熱性が低いことが分かった。
（実験例３）
成膜装置１０を用いて、ウェハ上に直鎖構造のＣ５Ｆ８ガスによりＣＦ膜を成膜し、次いでスパッタ法により、Ｔｉ膜、Ｔａ膜及びＣｕ膜をそれぞれ３ｎｍ、７ｎｍ、１５ｎｍとなるように成膜し、４００℃の熱処理を６０分間行った。その後、ウェハＷの切断面をＴＥＭにより撮影した。その結果を図７に示す。その結果、各々の膜間において膜剥がれや各膜間における元素の拡散といった変質などが起こっていなかった。従って、ＣＦ膜は、耐熱性が大きく、Ｔｉ膜などの金属膜をその表面に直接成膜しても問題ないことが分かる。
本発明の半導体装置の製造方法の一例を示す図である。 上記の半導体装置の製造方法の一例を示す模式図である。 上記の半導体装置の製造方法の一例を示す模式図である。 本実施の形態に用いられるＣ５Ｆ８ガスの説明図である。 上記の半導体装置の製造方法に用いられる成膜装置の一例を示す縦断面図である。 実験例１における実験結果を示す特性図である。 実験例３において撮影したＴＥＭ写真を模式化した特性図である。 従来の環状構造のＣ５Ｆ８ガスを用いてＣＦ膜を成膜する工程を示す半導体装置の縦断面図である。
符号の説明
６０ ＣＦ膜
７０ ＣＦ膜
７１ 金属膜
７２ 犠牲膜
７３ パターン
７４ フォトレジストマスク
７５ 犠牲膜
７６ パターン
７７ フォトレジストマスク
７８ バリア膜
７９ 配線
７９ａ 酸化層
８０ 溝
８１ ビアホール
８２ 凹部
８３ バリア膜

Claims (10)

  1. 炭素及びフッ素を含む処理ガスをプラズマ化し、そのプラズマにより基板上にフッ素添加カーボン膜からなる層間絶縁膜を成膜する工程（ａ）と、
    前記層間絶縁膜の表面に金属膜を成膜する工程（ｂ）と、
    前記金属膜をパターンに応じてエッチングすることにより当該金属膜からなるハードマスクを形成する工程（ｃ）と、
    前記ハードマスクを用いて前記フッ素添加カーボン膜をエッチングすることにより当該フッ素添加カーボン膜に凹部を形成する工程（ｄ）と、
    次いで、前記基板の表面に配線材料を成膜して前記凹部内に当該配線材料を埋め込む工程（ｅ）と、
    前記フッ素添加カーボン膜上の余剰の配線材料及び前記ハードマスクを除去してフッ素添加カーボン膜の表面を露出させる工程（ｆ）と、
    この工程により配線材料の表面に生成された酸化物を除去する工程（ｇ）と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記金属膜を成膜する工程（ｂ）は、前記層間絶縁膜の上に直接金属膜を成膜する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 炭素及びフッ素を含む処理ガスは、直鎖構造のＣ５Ｆ８ ガスであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記直鎖構造のＣ５Ｆ８ ガスは、三重結合を備えていることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記金属膜の材質は、Ｔｉ、Ｔａ、Ｗ及びＡｌから選ばれるものであることを特徴とする請求項１ないし４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記ハードマスクの上に犠牲膜を形成し、この犠牲膜をマスクとして用いてフッ素添加カーボン膜をエッチングすることにより当該フッ素添加カーボン膜に凹部を形成する工程を含むことを特徴とする請求項１ないし５のいずれか一つに記載の半導体装置の製造方法。
  7. 前記フッ素添加カーボン膜の表面を露出させる工程（ｆ）は、前記配線材料の表面を研磨する工程である請求項１ないし６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記酸化物を除去する工程（ｇ）は、有機酸の液体または蒸気を基板の表面に供給する工程であることを特徴とする請求項１ないし７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記酸化物を除去する工程（ｇ）は、還元性ガス雰囲気下にて基板をアニールする工程であることを特徴とする請求項１ないし８のいずれか一つに記載の半導体装置の製造方法。
  10. フッ素添加カーボン膜からなる層間絶縁膜とこの層間絶縁膜内に埋め込まれた配線材料とを含む下段側の回路層と、
    前記配線材料の拡散を防止するために前記下段側の回路層の上に形成されたバリア層と、
    このバリア層の上に直接形成されたフッ素添加カーボン膜からなる層間絶縁膜と、この層間絶縁膜内に埋め込まれた配線材料とを含む上段側の回路層と、を備えたことを特徴とする半導体装置。
JP2007103313A 2007-04-10 2007-04-10 半導体装置の製造方法 Expired - Fee Related JP5261964B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007103313A JP5261964B2 (ja) 2007-04-10 2007-04-10 半導体装置の製造方法
KR1020097023404A KR20100003353A (ko) 2007-04-10 2008-03-28 반도체 장치의 제조 방법 및 반도체 장치
PCT/JP2008/056745 WO2008126776A1 (en) 2007-04-10 2008-03-28 Fabrication method of a semiconductor device and a semiconductor device
CN2008800104234A CN101647110B (zh) 2007-04-10 2008-03-28 半导体器件及其制造方法
US12/531,519 US8124523B2 (en) 2007-04-10 2008-03-28 Fabrication method of a semiconductor device and a semiconductor device
TW097112788A TW200908219A (en) 2007-04-10 2008-04-09 Fabrication method of a semiconductor device and a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007103313A JP5261964B2 (ja) 2007-04-10 2007-04-10 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008262996A true JP2008262996A (ja) 2008-10-30
JP5261964B2 JP5261964B2 (ja) 2013-08-14

Family

ID=39863876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007103313A Expired - Fee Related JP5261964B2 (ja) 2007-04-10 2007-04-10 半導体装置の製造方法

Country Status (6)

Country Link
US (1) US8124523B2 (ja)
JP (1) JP5261964B2 (ja)
KR (1) KR20100003353A (ja)
CN (1) CN101647110B (ja)
TW (1) TW200908219A (ja)
WO (1) WO2008126776A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147263A (ja) * 2008-12-19 2010-07-01 Fujitsu Ltd 微細構造の製造方法および回路基盤の製造方法
JP2011187516A (ja) * 2010-03-05 2011-09-22 Hitachi High-Technologies Corp プラズマエッチング方法
WO2013125647A1 (ja) * 2012-02-22 2013-08-29 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
US8889545B2 (en) 2010-10-08 2014-11-18 National University Corporation Tohoku University Method of manufacturing a semiconductor device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
JP5554951B2 (ja) * 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8680629B2 (en) * 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
US8274116B2 (en) 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
US8415805B2 (en) * 2010-12-17 2013-04-09 Skyworks Solutions, Inc. Etched wafers and methods of forming the same
KR20170110332A (ko) * 2016-03-23 2017-10-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9870915B1 (en) * 2016-10-01 2018-01-16 Applied Materials, Inc. Chemical modification of hardmask films for enhanced etching and selective removal

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144676A (ja) * 1996-11-14 1998-05-29 Tokyo Electron Ltd 半導体素子の製造方法
JPH11330075A (ja) * 1998-05-07 1999-11-30 Tokyo Electron Ltd 半導体装置
JP2000133710A (ja) * 1998-10-26 2000-05-12 Tokyo Electron Ltd 半導体装置及びその製造方法
JP2001358218A (ja) * 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
JP2002134494A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003100724A (ja) * 2001-08-23 2003-04-04 Texas Instruments Inc 誘電体エッチング用アルミニウムハードマスク
JP2004311625A (ja) * 2003-04-04 2004-11-04 Tadahiro Omi Ｆ添加カーボン膜の形成方法
JP2005026659A (ja) * 2003-06-30 2005-01-27 Hynix Semiconductor Inc フラッシュ素子のビットライン形成方法
JP2005064302A (ja) * 2003-08-15 2005-03-10 Tokyo Electron Ltd 成膜方法、半導体装置の製造方法、半導体装置、基板処理システム
JP2006093664A (ja) * 2004-08-25 2006-04-06 Tokyo Electron Ltd プラズマ成膜方法及びその装置
JP2006135303A (ja) * 2004-10-05 2006-05-25 Tokyo Electron Ltd プラズマ成膜方法及びプラズマ成膜装置、並びにプラズマ成膜装置に用いられる記憶媒体
JP2006278635A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置の製造方法及びその製造に用いられる成膜装置
JP2007027177A (ja) * 2005-07-12 2007-02-01 Sony Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382388B1 (ko) * 1997-11-27 2003-05-09 동경 엘렉트론 주식회사 플라즈마 박막증착 방법 및 반도체 디바이스
TW476134B (en) * 2000-02-22 2002-02-11 Ibm Method for forming dual-layer low dielectric barrier for interconnects and device formed
US20010030169A1 (en) 2000-04-13 2001-10-18 Hideo Kitagawa Method of etching organic film and method of producing element
US6737728B1 (en) * 2000-10-12 2004-05-18 Intel Corporation On-chip decoupling capacitor and method of making same
KR100743745B1 (ko) * 2004-01-13 2007-07-27 동경 엘렉트론 주식회사 반도체장치의 제조방법 및 성막시스템
JP4194521B2 (ja) 2004-04-07 2008-12-10 東京エレクトロン株式会社 半導体装置の製造方法
KR20060026223A (ko) 2004-09-20 2006-03-23 삼성전자주식회사 듀얼 다마신 배선의 제조 방법 및 듀얼 다마신 배선 구조
JP5119609B2 (ja) * 2006-05-25 2013-01-16 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体、並びに半導体装置
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144676A (ja) * 1996-11-14 1998-05-29 Tokyo Electron Ltd 半導体素子の製造方法
JPH11330075A (ja) * 1998-05-07 1999-11-30 Tokyo Electron Ltd 半導体装置
JP2000133710A (ja) * 1998-10-26 2000-05-12 Tokyo Electron Ltd 半導体装置及びその製造方法
JP2001358218A (ja) * 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
JP2002134494A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003100724A (ja) * 2001-08-23 2003-04-04 Texas Instruments Inc 誘電体エッチング用アルミニウムハードマスク
JP2004311625A (ja) * 2003-04-04 2004-11-04 Tadahiro Omi Ｆ添加カーボン膜の形成方法
JP2005026659A (ja) * 2003-06-30 2005-01-27 Hynix Semiconductor Inc フラッシュ素子のビットライン形成方法
JP2005064302A (ja) * 2003-08-15 2005-03-10 Tokyo Electron Ltd 成膜方法、半導体装置の製造方法、半導体装置、基板処理システム
JP2006093664A (ja) * 2004-08-25 2006-04-06 Tokyo Electron Ltd プラズマ成膜方法及びその装置
JP2006135303A (ja) * 2004-10-05 2006-05-25 Tokyo Electron Ltd プラズマ成膜方法及びプラズマ成膜装置、並びにプラズマ成膜装置に用いられる記憶媒体
JP2006278635A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置の製造方法及びその製造に用いられる成膜装置
JP2007027177A (ja) * 2005-07-12 2007-02-01 Sony Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147263A (ja) * 2008-12-19 2010-07-01 Fujitsu Ltd 微細構造の製造方法および回路基盤の製造方法
JP2011187516A (ja) * 2010-03-05 2011-09-22 Hitachi High-Technologies Corp プラズマエッチング方法
US8889545B2 (en) 2010-10-08 2014-11-18 National University Corporation Tohoku University Method of manufacturing a semiconductor device
WO2013125647A1 (ja) * 2012-02-22 2013-08-29 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
US8124523B2 (en) 2012-02-28
WO2008126776A1 (en) 2008-10-23
JP5261964B2 (ja) 2013-08-14
US20100025856A1 (en) 2010-02-04
CN101647110A (zh) 2010-02-10
KR20100003353A (ko) 2010-01-08
TW200908219A (en) 2009-02-16
CN101647110B (zh) 2011-12-14

Similar Documents

Publication Publication Date Title
JP5261964B2 (ja) 半導体装置の製造方法
KR100619470B1 (ko) 반도체 장치 및 그 제조 방법
US7799693B2 (en) Method for manufacturing a semiconductor device
US7115517B2 (en) Method of fabricating a dual damascene interconnect structure
US6972253B2 (en) Method for forming dielectric barrier layer in damascene structure
JP2005268312A (ja) レジスト除去方法及びそれを用いて製造した半導体装置
JP2006352124A (ja) 半導体デバイスおよびその構造体の製造方法
US20080026579A1 (en) Copper damascene process
JP2008529296A (ja) 半導体デバイスの製造方法
US20040201108A1 (en) Semiconductor device and method for manufacturing the same
US20050199586A1 (en) Resist removal method and semiconductor device manufactured by using the same
JP5119606B2 (ja) 半導体装置及び半導体装置の製造方法
KR20080053239A (ko) 듀얼 다마신 분야에서 바닥부 무반사 코팅층의 2단계 에칭
JP2008004841A (ja) 半導体装置及び半導体装置の製造方法
JP2004055781A (ja) 半導体装置の製造方法
KR20040055596A (ko) 반도체 장치 및 그 제조 방법
KR100657166B1 (ko) 구리 금속 배선의 형성 방법
US7338897B2 (en) Method of fabricating a semiconductor device having metal wiring
JP2006073612A (ja) レジスト除去方法
JP2005340460A (ja) 半導体装置の形成方法
JP2008085297A (ja) 半導体装置の製造方法
JP2006059848A (ja) レジスト除去方法及び半導体装置の製造方法
JP4643975B2 (ja) 半導体装置の製造方法
JP2006108336A (ja) 半導体装置の製造方法
JP4499487B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130415

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5261964

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees