JP2008226421A - チャージトラップ型不揮発性メモリ装置とそのプログラム方法 - Google Patents

チャージトラップ型不揮発性メモリ装置とそのプログラム方法 Download PDF

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Abstract

【課題】プログラムパルス電圧の印加時にシャロートラップされた電荷をデトラップ(detrap)させる電圧を印加してしきい値電圧分布が変化する現象を防ぎ、読み出しの信頼性を高めるチャージトラップ型不揮発性メモリ装置とそのプログラム方法を提供する。
【解決手段】選択されたメモリセルに対してプログラムパルス電圧を印加し、プログラムパルス電圧が印加されたセルに対してシャロートラップされた電荷を除去するためのデトラップパルス電圧を印加し、そしてメモリセルに対してプログラム検証パルス電圧を印加する各工程を含む。したがって、プログラム検証動作の以前に、シャロートラップされた電荷を除去する工程を経ることにより、しきい値電圧の分布が変化する現象を防ぎ、読み出し信頼性を確保する。
【選択図】図３

Description

本発明は、チャージトラップ型の不揮発性メモリ装置とそのプログラム方法に関するものである。
データの格納に用いられる不揮発性メモリ素子は、メモリセルの単位セルを構成する記憶格納層の種類によって、浮遊（フローティング）ゲート型と、電荷溜め型であるチャージトラップ(charge trap)型に区分できる。浮遊ゲート型の不揮発性メモリ素子は浮遊ゲートに電荷を蓄積する。チャージトラップ型の不揮発性メモリ素子の場合、シリコン窒化膜などの誘電膜に存在するトラップに電荷を溜めて蓄積する。また、浮遊ゲート型の不揮発性メモリ素子は、セルサイズの微小化にも限界を有するので、記録時の書き込みと消去とを行うのに高電圧を使用せざるを得ない。それに対して、チャージトラップ型の不揮発性メモリ素子では低電力および低電圧への要求に応えることができ、高集積化を実現することができる。
ところで、そうした利点を有するチャージトラップ型不揮発性メモリ装置ではあるが、蓄積エネルギーの分布特性によっては特定のメモリセルに様々なエネルギーレベルの電荷がトラップされるという問題がある。特に、蓄積された電荷のエネルギー分布のうち、シャロートラップ(shallow trap)された電荷は、読み出し電圧などの低い電場でも容易に無くなるため、読み出し信頼性を低下させるといった問題がある。
本発明の目的は、プログラムパルス電圧の印加時にシャロートラップされた電荷をデトラップ(detrap)させる電圧を印加してしきい値電圧分布が変化する現象を防ぎ、読み出しの信頼性を高めるチャージトラップ型不揮発性メモリ装置とそのプログラム方法を提供することにある。
上記目的を達成するために本発明に係る代表的なチャージとラップ型不揮発性メモリ装置のプログラム方法は、選択されたメモリセルに対してプログラムパルス電圧を印加する工程と、前記プログラムパルス電圧が印加されたセルに対してシャロートラップされた電荷を除去するためのデトラップパルス電圧を印加する工程と、前記メモリセルに対してプログラム検証パルス電圧を印加する工程と、を含むことを特徴とする。
また、本発明の代表的なチャージトラップ型不揮発性メモリ装置は、チャージトラップ型メモリセルからなるメモリセルアレイと、前記チャージトラップ型メモリセルにデトラップパルス電圧を供給する高電圧発生器と、を含むことを特徴とするものである。
本発明のチャージトラップ型不揮発性メモリ装置とそのプログラム方法によれば、プログラム検証動作の以前に、シャロートラップされた電荷を除去する工程を経ることにより、しきい値電圧の分布が変化する現象を防ぐことができ、読み出し信頼性を確保することができる。
以下、本発明に係るチャージトラップ型不揮発性メモリ装置とそのプログラム方法の好適な実施形態について図面を参照して詳記する。
はじめに、図１は、本実施形態を説明するうえで参考例として示すチャージトラップ型不揮発性メモリ装置の読み出し動作時のセルしきい値電圧の分布特性を示すグラフである。誘電体に浅く溜められた電荷は、読み出し動作時に印加される低いレベルの読み出し電圧によっても除去（デトラップ）される。したがって、図示のように、プログラム検証時に特定のセルのしきい値電圧分布が符号(1),(2),(3),(4)で示す方向へ低い電圧となる。そのようにしきい値電圧が低く変化することは読み出し時の信頼性を低下させる。
そうした読み出し時の信頼性を回復するためには、記録パルス電圧を印加した後、検証電圧を印加する以前に浅く溜められている電荷を除去する。したがって、本実施形態においては、浅い電荷を除去するためのデトラップパルス電圧を印加する工程を設けることを骨子としている。
図２は、本実施形態によるチャージトラップ型不揮発性メモリ装置の構成を示す機能ブロック図である。
チャージトラップ型不揮発性メモリ装置２００は、チャージトラップ方式によってデータを格納するメモリセルが含まれたメモリセルアレイ２０２、ページバッファ２０８、Ｘ／Ｙデコーダ２０４、２０６が備わっている。さらにチャージトラップ型不揮発性メモリ装置２００は、高電圧発生器２１０、命令語インタフェースロジック部２１２、命令語レジスタ２１４、アドレスレジスタ／カウンタ２１６、そしてＩＯバッファ部２２０などを備えている。
以上の構成から、本実施形態のチャージトラップ型不揮発性メモリ装置はつぎのように動作する。
まず、命令語インタフェースロジック部２１２に対してチップイネーブル信号／ＣＥがディスエーブルされ、ライトイネーブル信号／ＷＥがトグルされる。それに応答して命令語インターフェースロジック部２１２がＩＯバッファ部２２０と命令語レジスタ２１４を介して受信される命令語信号を受信し、その命令語に応じてプログラム命令、消去命令または読み出し命令などを発生させる。その際、コマンド信号は不揮発性メモリ装置の動作モードを決定するページプログラムセットアップコード(page program setup code)を含む。
一方、命令語インタフェースロジック部２１２から出力されるレディ／ビジーバー(ready/busybar)信号（／Ｒ／Ｂ）は一定の時間ディスエーブルされ、外部のメモリコントローラ（図示せず）はレディ／ビジーバー信号（／Ｒ／Ｂ）を受信し、不揮発性メモリ装置がプログラム／消去／読み出しなどの動作状態であることを認識する。すなわち、レディ／ビジーバー信号（／Ｒ／Ｂ）がディスエーブルされる時間の間、メモリセルアレイのいずれか一つのページに対するプログラム／消去／読み出しなどが実行される。
また、アドレスレジスタ／カウンタ２１６は、ＩＯバッファ部２２０を介して受信されるアドレス信号を受信し、ローアドレス信号およびカラムアドレス信号を発生させる。アドレス信号は、前記メモリセルのいずれか一つに含まれるページの一つに対応する。
また、高電圧発生器２１０は、前述のプログラム命令、消去命令または読み出し命令に応答してバイアス電圧を発生し、これをページバッファ２０８、Ｘデコーダ２０４などに供給する。
また、Ｘデコーダ２０４はローアドレス信号に応答して、メモリセルアレイのブロックのいずれか１つに高電圧発生器２１０からのバイアス電圧をメモリセルアレイ２０２に供給する。Ｙデコーダ２０６は、カラムアドレス信号に応答してページバッファ２０８を介してメモリセルアレイのブロックによって供給されるビット線（図示略）にデータ信号を供給する。
また、ページバッファ２０２は、ＩＯバッファ部２２０およびＹデコーダ２０６を介して受信されるデータ信号をラッチして、メモリセルアレイのブロックによって共有されるビット線（図示略）に出力する。
本実施形態のチャージトラップ型不揮発性メモリ装置では、高電圧発生器２１０とＸデコーダ２０４などを介してプログラムパルス電圧、プログラム検証パルス電圧を印加するとともに、様々な形態のデトラップパルス電圧を印加する。
次に、本実施形態に係るデトラップパルス電圧の形態を考察する。
≪実施例１≫
図３は、本実施形態のチャージトラップ型不揮発性メモリ装置において、プログラム動作時に印加される電圧信号の実施例１を示す。
ＩＳＰＰ(Incremental Step Pulse Program)方式によって特定のセルに対してプログラムパルス電圧を印加するが、プログラムパルス電圧とプログラム検証パルス電圧との間にデトラップパルス電圧をさらに印加することが特徴となっている。すなわち、特定のプログラムパルス電圧によって特定のセルがプログラムされるが、その中では浅くトラップされた電荷があり得るので、この浅くトラップされた電荷をまず除去してデトラップ後、その除去された状態を基準としてプログラム検証動作を行う。このように浅くトラップされた電荷を除去するために印加されるパルス電圧をデトラップパルス電圧という。
デトラップパルス電圧の電圧レベルは、誘電体の特性に応じてプログラム検証動作の際に選択されたワード線に印加される検証電圧と同一の電圧レベルを有するか、あるいはそれよりさらに大きいレベルを有するか、あるいは反対方向の電圧レベルを有する。
デトラップパルス電圧としては、パルス電圧の電圧レベルとパルス幅の調節によって様々な形態に変形することができる。図３の場合、プログラム検証パルス電圧と同一のレベルを有することを特徴とするデトラップパルス電圧を示している。すなわち、そのデトラップパルス電圧としてはプログラム検証パルス電圧と同じ電圧レベルを有しており、そのことが本実施形態の技術的骨子である。加えて、デトラップパルス電圧はプログラムパルス電圧より低く且つプログラム検証パルス電圧と同じ電圧レベルを有していることがより好ましい。
≪実施例２≫
図４は、本実施形態のチャージトラップ型不揮発性メモリ装置において、プログラム動作時に印加される電圧信号の実施例２を示す。
すなわち、デトラップパルス電圧がプログラム検証パルス電圧よりも高い電圧レベルを有することが示されており、そのことが本実施形態の骨子となっている。加えて、デトラップパルス電圧がプログラムパルス電圧よりも低く、プログラム検証パルス電圧と同等以上で、高い電圧レベルを有していることがより好ましい。なお、前述のように、デトラップパルス電圧の電圧レベルを調節し、浅くトラップされた電荷のデトラップに要する時間を短縮させることができる。
≪実施例３≫
図５は、本実施形態のトラップ型不揮発性メモリ装置において、プログラム動作時に印加される電圧信号の実施例３を示す。
デトラップパルス電圧は、プログラム検証パルス電圧のパルスよりも広いパルス幅を有している。この際、デトラップパルス電圧としては、プログラムパルス電圧より低く、プログラム検証パルス電圧と同じ電圧レベルを有している。
この場合、図４の実施例３を結合したデトラップパルス電圧を印加することができる。すなわち、デトラップパルス電圧はプログラムパルス電圧よりも低く、プログラム検証パルス電圧よりも高い電圧レベルを有しながら、プログラム検証パルス電圧より広いパルス幅を有するデトラップパルス電圧を印加する。前述のように、デトラップパルス電圧のパルス幅を調節し、浅くトラップされた電荷のデトラップにかかる時間を減少させることができる。
本発明にあっては、上記実施例１〜３の他にも、デトラップパルス電圧がプログラム動作の際に選択されていないワード線に印加されるパス電圧Ｖpassの電圧レベルと同じ電圧レベルを有することを特徴とする。その場合、デトラップパルス電圧は、プログラムパルス電圧より低く且つパルス電圧と同じ電圧レベルを有することが好ましい。
また、他の実施例として、デトラップパルス電圧は、プログラム動作の際に選択されていないワード線に印加されるパス電圧の電圧レベルよりも高い電圧レベルを有するように設定することができる。その場合、デトラップパルス電圧は、プログラムパルス電圧より低く且つパルス電圧よりは高い電圧レベルを有していることが好ましい。また、前述のように、デトラップパルス電圧の電圧レベルを調節し、シャロートラップされた電荷のデトラップにかかる時間を減少させることができる。
さらに、他の実施例として、デトラップパルス電圧はプログラム動作の際に選択されていないワード線に印加されるパス電圧のパルス幅よりも広いパルス幅を有していることが好ましい。その際、デトラップパルス電圧は、プログラムパルス電圧より低く且つパス電圧と同じ電圧レベルを有していることが好ましい。
デトラップパルス電圧としては、プログラムパルス電圧よりも低く、パス電圧よりは高い電圧レベルを有しながら、パス電圧のパルス電圧より広いパルス幅を有するデトラップパルス電圧を印加する。その場合、デトラップパルス電圧は、プログラムパルス電圧より低く且つパス電圧よりは高い電圧レベルを有していることが好ましい。また、前述のように、デトラップパルス電圧のパルス幅を調節し、シャロートラップされた電荷のデトラップにかかる時間を減少させることができる。
通常のチャージトラップ型不揮発性メモリ装置の読み出し動作時のセルのしきい電圧の分布を示すグラフ。 本実施形態によるチャージトラップ型不揮発性メモリ装置の構成を示す図。 本実施形態に係るチャージトラップ型不揮発性メモリ装置のプログラム動作時に印加される電圧信号を示す図。 本実施形態に係るチャージトラップ型不揮発性メモリ装置のプログラム動作の際に印加される電圧信号を示す図。 他の実施形態に係るトラップ型不揮発性メモリ装置のプログラム動作の際に印加される電圧信号を示す図。
符号の説明
２０２ メモリセルアレイ
２０４ Ｘデコーダ
２０６ Ｙデコーダ
２０８ ページバッファ
２１０ 高電圧発生器
２１２ 命令語インタフェースロジック部
２１４ 命令語レジスタ
２１６ アドレスレジスタ／カウンタ
２２０ ＩＯバッファ部

Claims (14)

  1. 選択されたメモリセルに対してプログラムパルス電圧を印加する工程と、
    前記プログラムパルス電圧が印加されたセルに対してシャロートラップされた電荷を除去するためのデトラップパルス電圧を印加する工程と、
    前記メモリセルに対してプログラム検証パルス電圧を印加する工程と、
    を含むことを特徴とするチャージトラップ型不揮発性メモリ装置のプログラム方法。
  2. 前記プログラムパルス電圧を印加する工程、前記デトラップパルス電圧を印加する工程および前記プログラム検証パルス電圧を印加する工程、特定のセルのプログラム検証が全て完了するまで持続的に繰り返し行われることを特徴とする請求項１に記載のチャージトラップ型不揮発性メモリ装置のプログラム方法。
  3. 前記デトラップパルス電圧は、前記プログラムパルス電圧よりも低く、また前記プログラム検証パルス電圧と同等以上の電圧レベルを有することを特徴とする請求項１に記載のチャージトラップ型不揮発性メモリ装置のプログラム方法。
  4. 前記デトラップパルス電圧は、前記プログラム検証パルス電圧よりも広いパルス幅を有することを特徴とする請求項１に記載のチャージトラップ型不揮発性メモリ装置のプログラム方法。
  5. 前記デトラップパルス電圧は、前記プログラム検証パルス電圧よりも広いパルス幅を有し、前記プログラムパルス電圧よりも低く、また前記プログラム検証パルス電圧と同等以上の電圧レベルを有することを特徴とする請求項１に記載のチャージトラップ型不揮発性メモリ装置のプログラム方法。
  6. 前記デトラップパルス電圧は、前記プログラムパルス電圧よりも低く、またパス電圧と同等以上の電圧レベルを有することを特徴とする請求項１に記載のチャージトラップ型不揮発性メモリ装置のプログラム方法。
  7. 前記デトラップパルス電圧は、前記プログラム検証パルス電圧よりも広いパルス幅を有し、前記プログラムパルス電圧よりも低く、またパス電圧と同等以上の電圧レベルを有することを特徴とする請求項１に記載のチャージトラップ型不揮発性メモリ装置のプログラム方法。
  8. チャージトラップ型メモリセルからなるメモリセルアレイと、
    前記チャージトラップ型メモリセルにデトラップパルス電圧を供給する高電圧発生器と、を含むことを特徴とするチャージトラップ型不揮発性メモリ装置。
  9. 前記デトラップパルス電圧は、前記プログラムパルス電圧を印加した後、前記プログラム検証パルス電圧を印加する前に印加されることを特徴とする請求項８に記載のチャージトラップ型不揮発性メモリ装置。
  10. 前記デトラップパルス電圧は、前記プログラムパルス電圧よりも低く、また前記プログラム検証パルス電圧と同等以上の電圧レベルを有することを特徴とする請求項８に記載のチャージトラップ型不揮発性メモリ装置。
  11. 前記デトラップパルス電圧は、前記プログラム検証パルス電圧よりも広いパルス幅を有することを特徴とする請求項８に記載のチャージトラップ型不揮発性メモリ装置。
  12. 前記デトラップパルス電圧は、前記プログラム検証パルス電圧よりも広いパルス幅を有し、前記プログラムパルス電圧よりも低く、また前記プログラム検証パルスと同等以上の電圧レベルを有することを特徴とする請求項８に記載のチャージトラップ型不揮発性メモリ装置。
  13. 前記デトラップパルス電圧は、前記プログラムパルス電圧よりも低く、またパス電圧と同等以上の電圧レベルを有することを特徴とする請求項８に記載のチャージトラップ型不揮発性メモリ装置。
  14. 前記デトラップパルス電圧は、前記プログラム検証パルス電圧よりも広いパルス幅を有し、前記プログラムパルス電圧よりも低く、またパス電圧と同等以上の電圧レベルを有することを特徴とする請求項８に記載のチャージトラップ型不揮発性メモリ装置。
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