JP2008078316A - パターン形成方法 - Google Patents

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Abstract

【課題】デバイスの信頼性を高めることが可能な、微細なパターンに接続するコンタクトホールのパターン形成方法を提供すること。
【解決手段】パターン形成方法は、絶縁層20の第１のコンタクトホール11を形成すべき領域を含んだ第２のコンタクトホール13を形成しない領域の上にブロック膜21を形成する工程と、ブロック膜21及び絶縁層20の上に、第１、第２のコンタクトホール11,13を形成するための開口を有するレジスト膜30を形成する工程と、レジスト膜30をマスクとしてエッチングすることにより、ブロック膜21及び絶縁層20の中に第１のコンタクトホール11を、絶縁層20の中に第２のコンタクトホール13を、それぞれ形成し、絶縁層20上面からの深さが第２のコンタクトホール13より第１のコンタクトホール11の方が浅く、第１のコンタクトホール11が半導体基板1に接触しないように形成する工程とを含む。
【選択図】 図８

Description

本発明は、半導体集積回路装置におけるコンタクトホールのパターン形成方法に関する。
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法９０nmサイズの半導体が量産されている。このような微細化はマスクプロセス技術、リソグラフィプロセス技術、およびエッチングプロセス技術等の微細パターン形成技術の飛躍的な進歩により実現されている。
フラッシュメモリ等のプロセスでは、さらなる微細化を達成するために、従来のリソグラフィ技術にさらに別の技術を付加することにより、低コストに微細化を実現するための手法が開発されている。
配線間、もしくは配線からゲート、拡散層への電気的接続をとるためには、ヴィア（via)、もしくはコンタクトホール（両者をまとめて、以後コンタクトホールと呼ぶ）が必要となる。コンタクトホールとゲート配線等の下層配線との接続部では、接続部以外での配線の幅より太いパターンが要求される。
この接続部での配線幅の太さは、コンタクトホールと下層配線とのマスク同士の合わせずれ、および下層配線、コンタクトホールの仕上がり寸法ずれを考慮して決められる。このような接続部での配線幅の太った部分はフリンジと呼ばれる。
一方で、配線やゲートパターンの微細化が進むにつれて、これらのパターンを形成する場合には、超解像技術（Resolution Enhancement Technique）と呼ばれる技術が必要となっている。超解像技術には、Ａｌｔ.ＰＳＭ(Alternating Phase Shift Mask)（レベンソン型マスク）、ＳＲＡＦ（Sub-resolution Assist Features)、ＯＡＩ(Off-Axis Illumination)等の技術がある。
このような超解像技術を用いる場合、このために露光装置の照明形状を微細パターンのみを解像できるようにカスタマイズし、マスクの位相、透過率等を変化させたマスクを使用しなければならなくなる。その結果、単純なライン形状に対しては十分なリソグラフィマージンを確保できるが、それ以外のパターンを解像することが困難になる。
上述したフリンジ部は、単純ラインパターン以外のパターンに相当するため、超解像技術により微細ラインパターンを形成し、それと同時にフリンジ部の近傍も十分なリソグラフィマージンで形成することは非常に難しい。
即ち、微細パターンを解像するために超解像技術を用いている場合は、配線及びゲートのフリンジを確保することが難しくなってきている。従って、コンタクトホール接続部でのデバイス信頼性を確保することが困難になってきている（例えば、特許文献１参照）。
特開２００６−１７３１８６号公報
本発明は、デバイスの信頼性を高めることが可能な、微細なパターンに接続するコンタクトホールのパターン形成方法を提供する。
この発明の１つの態様に係るパターン形成方法は、半導体基板の主表面上に形成された絶縁層に深さの異なる第１、第２のコンタクトホールを形成するパターン形成方法であって、前記絶縁層の前記第１のコンタクトホールを形成すべき領域を含んだ前記第２のコンタクトホールを形成しない領域の上にブロック膜を形成する工程と、前記ブロック膜及び前記絶縁層の上に、前記第１、第２のコンタクトホールを形成するための開口を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとしてエッチングすることにより、前記ブロック膜及び前記絶縁層の中に前記第１のコンタクトホールを、前記絶縁層の中に前記第２のコンタクトホールを、それぞれ形成し、前記絶縁層上面からの深さが前記第２のコンタクトホールより前記第１のコンタクトホールの方が浅く、前記第１のコンタクトホールが前記半導体基板に接触しないように形成する工程とを含む。
本発明によれば、デバイスの信頼性を高めることが可能な、微細なパターンに接続するコンタクトホールのパターン形成方法を提供することができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。
(第１の実施形態)
図１は、本発明の第１の実施形態に係るコンタクトホールのパターン形成方法で、半導体基板上に形成された絶縁層の中に形成する３種類のコンタクトホール１１、１２、１３を上面から見たレイアウト図を示す。
図１は、それぞれのコンタクト１１、１２、１３と接続する、半導体基板上に形成されたフリンジ無しのゲート１０１、フリンジ有りのゲート１０２、及び不純物拡散層１０３との上面から見た位置関係が示されている。フリンジ有りのゲート１０２においては、図１からもわかるようにフリンジ部でパターンの一部を太くする必要がある。不純物拡散層１０３は、例えばトランジスタのソースまたはドレイン領域である。
図１で示したフリンジ無しのゲート１０１、フリンジ有りのゲート１０２のように、コンタクトホールの径より小さい微細なゲートパターンを形成する必要がある場合における、フリンジが無しのゲートとフリンジ有りのゲートのパターンをより詳細に示したが図２である。フリンジ無しのゲート２１１、２１２、２１３及びフリンジ有りのゲート２１４、２１５、２１６は、実際にはトランジスタのゲートからコンタクトとの接続のために引き伸ばされた配線である。
図１の点線に沿った断面図である図３に示されるように、基板１の上に形成されたフリンジ無しのゲート１０１、フリンジ有りのゲート１０２、及び拡散層１０３は、例えば、ＳｉＯ２等からなる絶縁層２０に覆われている。なお、図３においては、フリンジ無しのゲート１００及びまだ形成されていないコンタクトホール１１、１２、１３は示されていない。
本実施形態に係るパターン形成方法では、まず、図１に示した３種類のコンタクトホールのうち、コンタクトホール１１(第１のコンタクトホール）のみ、もしくはコンタクトホール１１、１２の両方を選択する。ここでは、例えばコンタクトホール１１、１２の両方を選択する。
まず、絶縁層２０の表面上のそれらのコンタクトホール１１、１２を形成する領域の上に対してレジストパターン２１、２２を形成する。このレジストパターン２１、２２は、後のエッチングプロセスにおいて、エッチングによる加工の進行を遅らせる、即ちブロック膜として機能する。
この場合、コンタクトホール１１、１２を形成したい絶縁層２０の上面に薄いレジスト膜２１、２２が存在していればよいので、クリティカルマスクを用いる必要はなく、マスク規格等が緩いラフマスクを用いて図３に示すようなパターンを形成することも可能である。
コンタクトホールの選択には、絶縁層２０とのブーリアン演算、およびリサイズ処理を利用することができる。例えば、ゲート領域１０１、１０２とコンタクトホール領域とのＡＮＤ処理によりコンタクトホール１２を選択することができる。この処理では、ＡＮＤ処理によりゲート領域１０１、１０２に完全に含まれるコンタクトホールが選択される。従って、コンタクトホール１１は選択されずコンタクトホール１２が選択される。
さらに、拡散層１０３の領域とコンタクトホール領域とのＡＮＤ処理によりコンタクトホール１３(第２のコンタクトホール）を選択することができる。
コンタクトホール１１は、３つのコンタクトホールの全体からコンタクトホール１２及びコンタクトホール１３を差し引く（ＮＯＴ処理する）ことで選択することができる。
絶縁層２０上にラフマスクでブロック膜を作成する場合は、コンタクトホール１１の形成予定領域及び、コンタクトホール１２の形成予定領域を、それぞれ上面から見て完全に覆うためのマージン分だけそれぞれリサイズした領域をブロック膜形成領域として決定する。
その後、コンタクトホール１１に対するブロック膜形成領域とコンタクトホール１２に対するブロック膜形成領域とのＯＲ処理を行うことで、レジスト膜（ブロック膜）の形成領域を決定することが可能である。
以上の論理演算の例では、３種類のコンタクトホールそれぞれの代表例として、コンタクトホール１１、１２、１３を用いて説明したが、実際にはそれぞれの種類に対してそれぞれ複数のコンタクトホールが存在して、上記論理演算は実行される。以下においても、コンタクトホール１１、１２、１３は、それぞれフリンジ無しのゲート、フリンジ有りのゲート、不純物拡散層それぞれと接続するコンタクトのためのコンタクトホールの代表例として説明される。
図３は、コンタクトホール１１及びコンタクトホール１２の両方に対してレジストパターン２１、２２（ブロック膜）を形成した場合の一例である。しかし、ここで、コンタクトホール１１に対するレジストパターン２１のみを形成してもよい。
レジストパターン２１、２２のレジスト膜厚は、コンタクトホール１１、１２形成のために加工する絶縁層２０を構成する下地材料、およびその深さによってエッチングの選択比を算出することによって求めることができる。
例えば絶縁層２０を５００nmを加工する想定で、絶縁層２０を構成する下地材料とレジストとの選択比が５：１である場合には、レジスト膜厚（ブロック膜厚）は１００nm（=５００×１/５）程度となる。なお、ここではブロック膜としてレジスト膜を用いたが、選択比がとれるのであれば、これに限定されず他の材料からなる膜を用いてもかまわない。
また、レジスト２１、２２を形成する前に、絶縁層２０の上に反射防止膜（ＡＲＣ:Anti Reflection Coating）を形成しておいて、その上にレジスト２１、２２を形成しても良い。
この後図３に示されるように、レジスト２１、２２の上面及び絶縁層２０の上面のコンタクトホール１３が形成される領域を覆ってさらに別のレジスト３０が塗布されるので、別のレジスト３０の塗布前にレジスト２１、２２に対して不溶化処理を行ってもよい。
レジストの不溶化処理は、有機膜等からなるレジストに光を照射するなどして硬化処理する等して行われるが、この後述べるようにレジストの上に反射防止膜を塗布する場合にはその前に実行してよい。
図４は、図３でレジスト２１、２２を形成した後に、それを含んでさらにコンタクトホール１３が形成される領域も含んだ領域に反射防止膜（ＡＲＣ）３１を塗布し、その上に別のレジスト３０を塗布した一例である。別のレジスト３０はブロック膜となるレジスト２１、２２と異なる種類のものであっても構わない。
このとき反射防止膜３１は、別のレジスト３０に大きい径のコンタクトホールを形成する場合には必ずしも必要無いが、小さい径のコンタクトホールを形成するためにクリティカルマスクを形成する場合には下からの露光光の反射を防ぐために必須となる。
図５は、図４で形成した別のレジスト３０にコンタクトホール１１、１２、１３を露光及び現像し、別のレジスト３０をマスクにして反射防止膜３１を加工した後の様子を示した断面図である。
図５が示すように、薄いレジスト膜（ブロック膜）２１、２２が存在する領域に形成されるコンタクトホール１１、１２は、その部分で加工スピードが大幅に減速してしまう。しかし、反射防止膜３１のエッチングレートがレジスト膜２１、２２のそれに比べて高いため、レジスト膜２１、２２の無い領域に形成されるコンタクトホール１３は反射防止膜３１の加工を完了した状態になる。
図６に示すように、絶縁層２０に対してこの後引き続いて行われるエッチングによる加工では、レジスト膜２１、２２と絶縁層２０との選択比によってコンタクトホール１１、１２とコンタクトホール１３とで加工スピードが異なる。従って、レジスト膜２１、２２の無いコンタクトホール１３の加工が進む一方で、レジスト膜２１、２２の有るコンタクトホール１１、１２の加工はなかなか進まないことになる。
図７は、コンタクトホール１１、１２の加工がゲート１０２、１０３まで到達した状態を示す。一般に、基板１の表面から垂直方向のゲート１０２、１０３の高さは、拡散層１０３よりも高いので、コンタクトホール１１、１２がゲート１０２、１０３まで到達しても、コンタクトホール１３はまだ拡散層１０３までは到達していない。従って、さらに加工は継続されることになる。
さらに加工が進むと、図８に示されるようにコンタクトホール１３は拡散層１０３まで到達し、これで加工は終了する。このとき、レジスト膜２１、２２の存在によりコンタクトホール１１の加工スピードが遅くなるように制御されるため、コンタクトホール１１が基板１まで到達することなく加工が完了する。
レジスト膜２１、２２を設けない従来の手法では、図９に示すように、コンタクトホール９３が拡散層１０３まで到達したときに、ゲート１０１には十分なフリンジがないためにコンタクトホール９１は基板上に到達してしまう可能性がある。この場合、コンタクト９１から基板１への電流リークがデバイスの信頼性を劣化させる原因となる。従ってデバイスの信頼性劣化を防ぐためには、コンタクトホール９１が基板１に直接接触することを回避するためにゲートフリンジ１０２の形成が必要であった。
しかしながら、本実施形態の場合は図８に示されるように、コンタクトホール１１が基板１と接触しない状態でエッチング工程を終了できるので、ゲートフリンジが無くてもコンタクトの上層に存在するメタル系の配線（図示せず）と基板との絶縁が保持できる。そのため、デバイスの信頼性の劣化を招かずにすむ。
以上のように、所定の厚さのレジスト材を塗布し、露光及び現像により部分的にレジスト２１、２２を形成し、さらにそれを含んだ領域にレジストを塗布することにより、レジストの膜厚が部分的に異なるレジストパターンを形成して加工する技術を二層レジストプロセスとよぶ。
二層レジストプロセスを用いる本実施形態のパターン形成方法を用いることにより、ホールパターン形成用とブロック膜用の２つのレジストを形成してコンタクトホールの加工スピード、即ち加工終了時のコンタクトホールの深さを選択的に制御することができる。これにより、配線から基板への導電を防ぐことが可能となる。従って、信頼性の高い半導体集積回路の製造が可能となる。
それと同時に、ゲートフリンジが不要になるのでパターン形状を単純化することが可能となり、より厳しい超解像技術を用いてゲートパターンの微細化を達成することができる。要するに、本実施形態のパターン形成方法によって、デバイスの信頼性の劣化を招かずに、微細なパターンの形成を行うことが低コストで可能となる。
(第２の実施形態)
本発明の第２の実施形態に係るパターン形成方法は、デュアルダマシーンプロセスにおいて二層レジストプロセスを用いたものである。
ダマシーンプロセスとは配線パターンに溝を形成し、その溝にＣｕ等の材料を埋め込むことにより配線パターンを形成する手法である。デュアルダマシーンプロセスとは配線のみならず、そこに配置されるコンタクトホール（ヴィアも含む）も一括加工することで同時形成するプロセスである。
本実施形態に係る二層レジストプロセスを用いたパターン形成方法を、図１０乃至図１６を用いて説明する。
まず、図１０に示すように、半導体基板１の上に、シリコン酸化膜７０、シリコン酸化膜或いはアモルファスシリコン等からなるハードマスク７１、第１のレジスト７２を順次形成する。
次に、図１１に示すように、第１のレジスト７２を露光及び現像することにより、コンタクトホール（ヴィア含む）７１１を形成する。ここで第１のレジスト７２に対して不溶化処理を行ってもよい。
次いで、図１２に示すように、第１のレジスト７２の上に第２のレジスト７３を塗布し、配線パターンを露光して現像することにより、図１３に示すように、配線パターン７１３及びコンタクトホール７１１が形成される。
この後のエッチング処理により、図１４に示すように、第１のレジスト７２のコンタクトホール７１１はハードマスク７１のコンタクトホール７１２へ、第２のレジスト７３の配線パターン７１３は第１のレジスト７２の配線パターン７１４へと加工される。
更にエッチングを進めると、図１５に示すように、ハードマスク７１のコンタクトホール７１２は酸化膜７０のコンタクトホール７１５へ、第１のレジスト７２の配線パターン７１４はハードマスク７１の配線パターン７１６へと加工される。
最後に、図１６に示すように、コンタクトホール７１５及び配線パターン７１６にＣｕ等の配線材料７３０を埋め込んで本実施形態のデュアルダマシーンプロセスが終了する。
従来の一般的なデュアルダマシーンプロセスにおいては、図１１の工程の後にエッチングを行って、第１のレジスト７２に形成されたコンタクトホール７１１を、図１７に示すように、ハードマスク７１のコンタクトホール７１７へと加工する工程が入る。
その後、図１８に示すように、第２のレジスト７３を塗布し、配線パターン７１８を露光して現像した後、再びエッチング処理を行う。これによって、コンタクトホール７１７及び配線パターン７１８を、図１９に示すようにそれぞれ酸化膜７０のコンタクトホール７１９及びハードマスク７１の配線パターン７２０へと加工する。
最後に、コンタクトホール７１９及び配線パターン７２０に、図２０に示すようにＣｕ等の配線材料７４０を埋め込んでデュアルダマシーンプロセスが終了する。
二層レジストプロセスを用いた本実施形態の場合は、レジストそのものが配線部を形成するためのマスク材として利用することができるので、図１７で示したハードマスク７１を加工する工程が不要となる。
特にシステムＬＳＩ製品では配線数がますます増大する方向であり、それらの加工に本実施形態で示した手法を適用することにより、従来のデュアルダマシーンプロセスよりもプロセスコストを大幅に低減することが可能となる。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
本発明の第１の実施形態に係るパターン形成方法によって形成するコンタクトホールの上面から見たレイアウト図。 フリンジが無しのゲートとフリンジ有りのゲートのパターンを詳細に示した上面図。 第１の実施形態に係るコンタクトホールのパターン形成方法の一工程を示す、図１の点線に沿った断面図。 第１の実施形態に係るコンタクトホールのパターン形成方法の一工程を示す断面図。 図４に引き続くコンタクトホールのパターン形成方法の一工程を示す断面図。 図５に引き続くコンタクトホールのパターン形成方法の一工程を示す断面図。 図６に引き続くコンタクトホールのパターン形成方法の一工程を示す断面図。 図７に引き続くコンタクトホールのパターン形成方法の一工程を示す断面図。 従来のコンタクトホールのパターン形成方法の一工程を示す断面図。 本発明の第２の実施形態に係るパターン形成方法の一工程を示す断面図。 図１０に引き続くパターン形成方法の一工程を示す断面図。 図１１に引き続くパターン形成方法の一工程を示す断面図。 図１２に引き続くパターン形成方法の一工程を示す断面図。 図１３に引き続くパターン形成方法の一工程を示す断面図。 図１４に引き続くパターン形成方法の一工程を示す断面図。 図１５に引き続くパターン形成方法の一工程を示す断面図。 図１１に引き続く従来のパターン形成方法の一工程を示す断面図。 図１７に引き続く従来のパターン形成方法の一工程を示す断面図。 図１８に引き続く従来のパターン形成方法の一工程を示す断面図。 図１９に引き続く従来のパターン形成方法の一工程を示す断面図。
符号の説明
１…基板、１０、１１、１２、１３、９１、９２、９３、２０１〜２０６、７１１、７１２、７１５、７１７、７１９…コンタクトホール、
２０…絶縁層、２１、２２…レジスト（ブロック膜）、３０…別のレジスト、
３１…反射防止膜（ＡＲＣ）、７０…シリコン酸化膜、７１…ハードマスク、
１００、１０１、２１１、２１２、２１３…フリンジ無しのゲート、
１０２、２１４、２１５、２１６…フリンジ有りのゲート、１０３…不純物拡散層、
７２…第１のレジスト、７３…第２のレジスト、
７１３、７１４、７１６、７１８，７２０…配線パターン、７３０、７４０…配線材料。

Claims (5)

  1. 半導体基板の主表面上に形成された絶縁層に深さの異なる第１、第２のコンタクトホールを形成するパターン形成方法であって、
    前記絶縁層の前記第１のコンタクトホールを形成すべき領域を含んだ前記第２のコンタクトホールを形成しない領域の上にブロック膜を形成する工程と、
    前記ブロック膜及び前記絶縁層の上に、前記第１、第２のコンタクトホールを形成するための開口を有するレジスト膜を形成する工程と、
    前記レジスト膜をマスクとしてエッチングすることにより、前記ブロック膜及び前記絶縁層の中に前記第１のコンタクトホールを、前記絶縁層の中に前記第２のコンタクトホールを、それぞれ形成し、前記絶縁層上面からの深さが前記第２のコンタクトホールより前記第１のコンタクトホールの方が浅く、前記第１のコンタクトホールが前記半導体基板に接触しないように形成する工程と
    を含むことを特徴とするパターン形成方法。
  2. 前記第２のコンタクトホールが前記絶縁層或いは前記半導体基板に形成された不純物拡散層に接触した状態で前記エッチングを終了させる
    ことを特徴とする請求項１に記載のパターン形成方法。
  3. 前記第１のコンタクトホールは前記エッチングの終了時に、前記不純物拡散層をソースあるいはドレインとするトランジスタのゲート電極に接続された配線であって、その配線の前記半導体基板の主表面と水平方向の幅が前記第１のコンタクトホールの同一方向の幅よりも細い配線に接触している
    ことを特徴とする請求項２に記載のパターン形成方法。
  4. 前記ブロック膜はレジスト材からなる
    ことを特徴とする請求項１に記載のパターン形成方法。
  5. 前記ブロック膜を形成する工程の後であって、前記レジスト膜を形成する工程の前に、前記ブロック膜に対して不溶化処理を行う
    ことを特徴とする請求項１または４に記載のパターン形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021503715A (ja) * 2017-11-20 2021-02-12 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイス内のアモルファス・シリコン・ハードマスク上のレジスト層をパターニングするための方法、アモルファス・シリコン・ハードマスクのレジスト付着を増大させるための方法、および構造

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090011370A1 (en) * 2007-06-11 2009-01-08 Hiroko Nakamura Pattern forming method using two layers of resist patterns stacked one on top of the other
CN102751241B (zh) * 2012-06-29 2014-05-21 京东方科技集团股份有限公司 一种阵列基板过孔的制作方法及阵列基板制作工艺
GB2516448B (en) * 2013-07-22 2016-12-07 Atlantic Inertial Systems Ltd Reactive Ion Etching
US9362168B2 (en) 2013-08-29 2016-06-07 Kabushiki Kaisha Toshiba Non-volatile memory device and method for manufacturing same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279488A (ja) 1995-04-05 1996-10-22 Sony Corp 半導体装置の製造方法
AUPQ980700A0 (en) * 2000-08-31 2000-09-21 Unisearch Limited Fabrication of nanoelectronic circuits
US6787906B1 (en) 2000-10-30 2004-09-07 Samsung Electronics Co., Ltd. Bit line pad and borderless contact on bit line stud with localized etch stop layer formed in an undermined region
DE10219398B4 (de) * 2002-04-30 2007-06-06 Infineon Technologies Ag Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
JP2005079567A (ja) * 2003-09-04 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法およびカメラ
US7329953B2 (en) * 2003-10-29 2008-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for reducing leakage currents and high contact resistance for embedded memory and method for making same
US7375027B2 (en) * 2004-10-12 2008-05-20 Promos Technologies Inc. Method of providing contact via to a surface
JP2006173186A (ja) 2004-12-13 2006-06-29 Toshiba Corp 半導体装置、パターンレイアウト作成方法および露光マスク
KR100562308B1 (ko) * 2004-12-15 2006-03-22 동부아남반도체 주식회사 반도체소자의 콘택홀 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021503715A (ja) * 2017-11-20 2021-02-12 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイス内のアモルファス・シリコン・ハードマスク上のレジスト層をパターニングするための方法、アモルファス・シリコン・ハードマスクのレジスト付着を増大させるための方法、および構造
JP7268946B2 (ja) 2017-11-20 2023-05-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイス内のアモルファス・シリコン・ハードマスク上のレジスト層をパターニングするための方法、アモルファス・シリコン・ハードマスクのレジスト付着を増大させるための方法、および構造

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