JP2021503715A - 半導体デバイス内のアモルファス・シリコン・ハードマスク上のレジスト層をパターニングするための方法、アモルファス・シリコン・ハードマスクのレジスト付着を増大させるための方法、および構造 - Google Patents

半導体デバイス内のアモルファス・シリコン・ハードマスク上のレジスト層をパターニングするための方法、アモルファス・シリコン・ハードマスクのレジスト付着を増大させるための方法、および構造 Download PDF

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Abstract

【課題】【解決手段】本明細書における発明は、アモルファス・シリコン表面の疎水性の増大およびレジスト付着の増大をもたらす、非極性の疎水性元素の注入を通じてアモルファス・シリコン・ハードマスクの表面を強化することを含む。本発明によれば、疎水性元素を注入することは、低エネルギー注入およびプラズマ処理によるアモルファス・シリコンの表面内への疎水性元素の導入を含み得る。注入される疎水性元素は、ホウ素、キセノン、フッ素、リン、これらの組み合わせ、または他の疎水性元素であり得る。本発明によれば、アモルファス・シリコンの表面は１０〜１５％の疎水性元素を用いて強化されるが、他の実施形態では、この組成は必要に応じて調整されてもよい。しかし、いずれにせよ、本明細書における発明は、バルク・アモルファス・シリコン・ハードマスクのエッチング選択性を維持することを含む。【選択図】図２

Description

本発明は、概して、半導体デバイス製作に関し、より詳細には、アモルファス・シリコン・ハードマスク上における直接パターニングに関する。
半導体デバイスの製造において、アモルファス・シリコン（ａ−Ｓｉ）ハードマスク上における直接パターニングは、ａ−Ｓｉハードマスクと後続のレジスト層との間の付着が不十分であるために、高解像度で達成することが困難である。典型的な手法では、高解像度でのこの付着は、有機層として知られる、付着を促進するための中間層の堆積を必要とする。しかし、有機層などの追加の平面層を組み込むことは、コストおよび時間などの、追加の資源消費をもたらすのみでなく、有機層が後に除去される必要があるため、集積回路の複雑さをも増大させる。
本発明は、アモルファス・シリコン・ハードマスク上における直接パターニングを提供できる。
本発明の例示的な一実施形態によれば、方法が提供される。本方法は、アモルファス・シリコン表面の疎水性の増大およびレジスト付着の増大をもたらす非極性の疎水性元素の注入を通じてアモルファス・シリコン・ハードマスクの表面を強化することを含む。本方法によれば、疎水性元素を注入することは、低エネルギー注入およびプラズマ処理によるアモルファス・シリコンの表面内への疎水性元素の導入を含む。さらに、本方法では、注入される疎水性元素はホウ素であるが、しかし、他の実施形態では、疎水性元素は、キセノン、フッ素、リン、および他の疎水性元素を含む。本方法によれば、アモルファス・シリコンの表面は１０〜１５％の疎水性元素を用いて強化されるが、他の実施形態では、この組成は必要に応じて調整されてもよい。しかし、いずれにせよ、本明細書における方法は、バルク・アモルファス・シリコン・ハードマスクのエッチング選択性を維持する。
以下の詳細な説明は、例として与えられており、本発明をその例にのみ限定することを意図されておらず、添付の図面と併せて最も深く理解されるであろう。
本発明の一実施形態に係る、典型的な４層パターニング・スタック１００の断面図を示す。 本発明の一実施形態に係る、３層パターニング・スタック２００の断面図を示す。 本発明の一実施形態に係る、アモルファス・シリコン・ハードマスク上において直接パターニングしたときの、不十分なレジスト付着に起因するパターン崩壊を示す。 本発明の一実施形態に係る、アモルファス・シリコン・ハードマスク上において直接パターニングしたときの、不十分なレジスト付着に起因するパターン崩壊を示す。 本発明の一実施形態に係る、アモルファス・シリコン・ハードマスク上において直接パターニングしたときの、不十分なレジスト付着に起因するパターン崩壊を示す。 本発明の一実施形態に係る、１０％ホウ素注入を有するアモルファス・シリコン・ハードマスク上において直接パターニングしたときに、パターン崩壊が存在しない様子を示す。
図面は必ずしも原寸に比例していない。図面は単なる概略表現にすぎず、発明の特定のパラメータを描くことを意図されていない。図面は、本発明の典型的な実施形態のみを示すことを意図されている。図面において、同様の番号付与は同様の要素を表す。
特許請求の範囲に記載の構造および方法の詳細な実施形態が本明細書に開示されているが、本開示の諸実施形態は、様々な形態で具体化され得る、特許請求の範囲に記載の構造および方法の単なる例示にすぎないことを理解することができる。しかし、本発明は多くの異なる形態で具体化され得、本明細書において規定される例示的な諸実施形態に限定されると解釈されるべきではない。むしろ、これらの例示的な実施形態は、本開示が徹底的で完全になり、本発明の範囲を当業者に十分に伝えることになるよう、提供されている。本記載において、よく知られた特徴および技法の詳細は、提示されている諸実施形態を不必要に不明瞭にすることを回避するために、省略される場合がある。
本明細書における「一実施形態（one embodiment）」、「一実施形態（an embodiment）」、「例示的な一実施形態（an example embodiment）」などへの言及は、説明されている実施形態は特定の特徴、構造、または特性を含み得るが、全ての実施形態はその特定の特徴、構造、または特性を必ずしも含まない場合もあることを示す。さらに、このような表現は必ずしも同じ実施形態に言及しているわけではない。さらに、特定の特徴、構造、または特性が一実施形態に関して説明されるときには、明示的に説明されているか否かにかかわらず、他の実施形態に関するこのような特徴、構造、または特性にも関係することは当業者の理解の範囲のことであることが提示されている。
以下の説明の目的のために、用語「上方（upper）」、「下方（lower）」、「右（right）」、「左（left）」、「鉛直（vertical）」、「水平（horizontal）」、「上部（top）」、「底部（bottom）」、およびこれらの派生語は、図面の図において配向されているとおり、開示される構造および方法に関するものとする。用語「〜の上に横たわる（overlying）」、「〜の頂上にある（atop）」、「〜の上にある（on top）」、「〜の上に位置付けられる（positioned on）」、または「〜の頂上に位置付けられる（positioned atop）」は、第１の構造などの第１の要素が第２の構造などの第２の要素の上に存在することを意味し、インターフェース構造などの介在要素が第１の要素と第２の要素との間に存在し得る。用語「直接接触」は、第１の構造などの第１の要素、および第２の構造などの第２の要素が、２つの要素の界面において中間の導電層、絶縁層、または半導体層を用いることなく接続されていることを意味する。
本発明の諸実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野において周知のいくつかの処理ステップまたは動作は、提示のため、および例示目的のために、互いに組み合わせられている場合があり、実例によっては、詳細に説明されていない場合がある。他の実例では、当技術分野において周知のいくつかの処理ステップまたは動作は全く説明されない場合がある。むしろ、以下の説明は本発明の様々な実施形態の独自の特徴または要素に焦点が当てられることを理解されたい。
半導体デバイス製造は、概して、パターニング・プロセスを含む、様々なステップを含む。例えば、半導体チップの製造は、ＣＡＤ（computer aided design（コンピュータ支援設計））によって生成されたデバイス・パターンより開始し得、これらのデバイス・パターンを、半導体デバイスが形成され得る基板内に複製する作業が続き得る。複製プロセスは、フォトレジスト材料の層が最初に基板の上に適用され、次に、所定のデバイス・パターンに従って選択的に露光され得るフォトリソグラフィ・プロセスの利用を含み得る。光または他の電離放射線（例えば、紫外線、電子ビーム、Ｘ線等）に露光されたフォトレジストの部分は、特定の溶液に対するそれらの溶解性の何らかの変化を経験し得る。次に、フォトレジストは現像剤溶液中で現像され得、これにより、レジスト層の（ネガ型レジストにおいては）照射されていない、または（ポジ型レジストにおいては）照射された部分を除去し、フォトレジスト・パターンを作り出す。フォトレジスト・パターンは、その後、フォトレジスト・パターンの下の基板に複写または転写され得る。
フォトレジストをアモルファス・シリコン（ａ−Ｓｉ）ハードマスク上に高解像度で直接適用し、一般に、パターニングすることは、ａ−Ｓｉハードマスクと後続のレジスト層との間の不十分な付着のゆえに、困難である。典型的な手法では、高解像度での付着は、有機層として知られる、付着を促進するための中間層の堆積を必要とする。しかし、有機層などの追加の平面層を組み込むことは、コストおよび時間などの、追加の資源消費をもたらすのみでなく、有機層が後に除去される必要があるため、さらなる複雑さをももたらす。本発明は、有機層を無くすことによってａ−Ｓｉハードマスクのみを高解像度で直接パターニングし、低エネルギー注入またはプラズマ処理あるいはその両方を介してａ−Ｓｉハードマスクの疎水性を増大させることを提案する。このプロセスは、有機層を形成および除去することによって消費される時間およびコストを無くすだけでなく、また、選択性を増大させ、後続のレジスト層を薄化するためのより大きな選択肢を提供する。
本発明の一実施形態によれば、半導体デバイス内のアモルファス・シリコン・ハードマスク上のレジスト層をパターニングするための方法が開示される。本方法は、アモルファス・シリコン・ハードマスク層を下層スタック上に形成することと、アモルファス・シリコン・ハードマスク層の表面に１種または複数種の疎水性元素を注入することと、を含む。一実施形態では、本方法は、レジスト層をアモルファス・シリコン・ハードマスク層の表面上に直接形成することをさらに含む。本方法の様々な実施形態では、アモルファス・シリコン・ハードマスク層の表面に１種または複数種の疎水性元素を注入することは、プラズマ処理および低エネルギー処理を介して遂行される。さらに、注入は、アモルファス・シリコン・ハードマスク層の表面の組成を、１０〜１５％の１種または複数種の疎水性元素を含むように変更し、それにもかかわらず、注入の前および後において、アモルファス・シリコン・ハードマスク層は同じバルク・エッチング選択性を維持する。本明細書において説明される方法の一実施形態では、疎水性元素はホウ素を含むが、本方法の他の実施形態では、キセノン、フッ素、およびリンを含む。レジスト層はフォトレジストであり、一実施形態によれば、アモルファス・シリコン・ハードマスク層の表面の自然酸化物層は希フッ酸系湿式洗浄を通じて除去され、その一方で、他の実施形態によれば、自然酸化物層は保持される。
本発明の別の実施形態によれば、アモルファス・シリコン・ハードマスクのレジスト付着を増大させるための方法が提供される。本方法の諸実施形態は、アモルファス・シリコン・ハードマスク層の表面に１種または複数種の疎水性元素を注入することを含む。様々な実施形態によれば、アモルファス・シリコン・ハードマスク層の表面に１種または複数種の疎水性元素を注入することは、低エネルギー注入およびプラズマ処理を介して遂行される。さらに、１種または複数種の疎水性元素は、ホウ素、キセノン、フッ素、およびリンを含む群から選択される少なくとも１種の元素を含む。
本発明のさらなる実施形態では、構造が開示される。構造は、１種または複数種の疎水性元素を含む上面組成を有するアモルファス・シリコン・ハードマスク層と、アモルファス・シリコン・ハードマスク層の上面上のレジスト層と、を含む。構造は、アモルファス・シリコン・ハードマスク層の上面組成を、１０〜１５％の１種または複数種の疎水性元素を有するとさらに規定する。さらに、１種または複数種の疎水性元素は、ホウ素、キセノン、フッ素、およびリンのうちの少なくとも１種を含む。本実施形態では、アモルファス・シリコン・ハードマスク層は、表面の組成が変更されたにもかかわらず、アモルファス・シリコンと一致したエッチング選択性を維持する。
図１は、本発明の一実施形態に係る、典型的な４層パターニング・スタック１００の断面図を示す。この例示的な実施形態では、典型的な４層パターニング・スタックは、下層スタック１１０、ａ−Ｓｉハードマスク１２０、有機層１３０、およびレジスト層１４０を含み、これらの全ては互いの上に順々に形成することができる。４層パターニング・スタック１００は、有機層１３０の使用を通じてレジスト層１４０をａ−Ｓｉハードマスク１２０に付着させる典型的な手法を示す。
この例示的な実施形態では、下層スタック１１０は、バック・エンド・オブ・ライン（back end of line、ＢＥＯＬ）またはミドル・オブ・ライン（middle of line、ＭＯＬ）インターコネクト構造のために適した誘電体材料である。他の実施形態では、下層スタック１１０は、フロント・エンド・オブ・ライン（front end of line、ＦＥＯＬ）構造のために適したゲート材料である。代替的に、下層スタック１１０は、半導体材料、または半導体材料の上の誘電体材料である。さらなる諸実施形態では、下層スタック１１０は、有機平坦化層（organic planarization layer、ＯＰＬ）、または周知の化学機械研磨技法によって平坦化された材料の層である。例えば、下層スタック１１０は、後続の処理ステップの高い処理温度に耐えることができるアモルファス炭素層である。概して、下層スタック１１０は、他のハードマスク、酸化物、テトラエチルオルトシリケート（tetraethyl orthosilicate、ＴＥＯＳ）、窒化チタン（titanium nitride、ＴｉＮ）、窒化ケイ素（Silicon Nitride、ＳｉＮ）、他の金属、プラスチック、ガラス、および同様のものなどの、ａ−Ｓｉの堆積のための任意の好適な基板であり得る。
この例示的な実施形態では、ａ−Ｓｉハードマスク１２０はアモルファス・シリコンである。アモルファス・シリコン（ａ−Ｓｉ）は、本明細書で使用するとき、エッチング・パターンを描画し、エッチング・プロセスの間に４層スタックの部分を遮蔽するハードマスクを提供する、非晶質形態のシリコンである。ａ−Ｓｉは、自然酸化物層を有していようがいまいが、レジストに対するその高い選択性のゆえに、ハードマスクとして使用するために好ましいが、高解像度ではその不十分なレジスト付着のゆえに回避される。この点について、図２によって示されるように、レジスト層１４０をａ−Ｓｉハードマスク１２０上において直接パターニングすることは、パターン崩壊に起因する５０ｎｍピッチの解像度限界を有する。したがって、通例、実際には、レジスト付着を増大させ、これにより、より高い解像度のパターニングを促進するために、有機層１３０が、ａ−Ｓｉハードマスク１２０とレジスト層１４０との間の中間物として適用される。有機層１３０の使用はレジスト付着および解像度の限界を増大させるが、有機層１３０の使用は、有機層１３０が、形成されるだけでなく、除去もされなければならないため、４層パターニング・スタック１００のコストおよび複雑さを増大させる。
この例示的な実施形態では、有機層１３０は、ａ−Ｓｉハードマスク１２０とレジスト層１４０との間の付着を促進するために適用される平面層である。有機層１３０は、シリコン（Ｓｉ）などの金属含有物、および有機含有物を含むことができる。
レジスト層１４０は有機層１３０の上に直接形成され、好適なレジスト材料を含む。半導体製作において、レジスト層１４０は、薄い層であって、該層が上に堆積される半導体基板に回路パターンを転写するために用いられる、薄い層である。レジストは、後続の処理ステップの間に下層の基板の選択された区域を保護する一時マスクを形成するよう、リソグラフィを介してパターニングすることができる。例えば、レジスト層１４０は、形成されるべき所望のパターンおよび用いられる露光方法のために選定される特定のフォトレジスト材料である。このような実施形態では、レジスト層１４０は、例えば、フッ化アルゴン（ＡｒＦ）のために適した、単一露光レジスト、例えば、熱硬化システムのために適した、二重露光レジスト、または例えば、光学プロセスのために適した、極端紫外光（extreme ultraviolet、ＥＵＶ）レジストを含む。
図２は、本発明のこの例示的な実施形態に係る、３層パターニング・スタック２００の断面図を示す。ａ−Ｓｉハードマスク１２０とレジスト層１４０との間のレジスト付着およびパターニング解像度を増大させるために有機層１３０が組み込まれる４層パターニング・スタック１００とは異なり、３層パターニング・スタック２００には有機層１３０がなく、レジスト層１４０がａ−Ｓｉハードマスク１２０上に直接適用される。
上述されたように、ａ−Ｓｉハードマスク１２０上において直接パターニングすることは、レジスト選択性、およびレジスト層１４０を薄化するための選択肢の提供のためには望ましいが、ａ−Ｓｉハードマスク１２０とレジスト層１４０との間の不十分な付着のゆえに、高解像度で遂行することが困難である。図３Ａ〜Ｃによって示されるように、レジスト層１４０を５０ｎｍよりも大きい解像度でａ−Ｓｉハードマスク１２０上において直接パターニングすることは、パターン崩壊、またはライン・フロップ・オーバーをもたらす。それゆえ、パターニング解像度の強化のために有機層１３０を有すること、ならびにより高いレジスト選択性およびレジスト層１４０の薄化のために有機層１３０を省略することの両方の利点を組み合わせる解決策が必要とされる。本明細書において説明される発明は、有機層１３０をａ−Ｓｉハードマスク１２０に適用する代わりに、ａ−Ｓｉハードマスク１２０のレジスト付着を増大させ、これにより、パターニング解像度を増大させることによって、この結果を達成する。
この例示的な実施形態によれば、ａ−Ｓｉハードマスク１２０のレジスト付着を強化することは、低エネルギー注入またはプラズマ処理あるいはその両方を通じてａ−Ｓｉハードマスク１２０の表面の疎水性を増大させることを含む。より具体的には、ａ−Ｓｉハードマスク１２０を強化することは、ａ−Ｓｉハードマスク１２０に、ホウ素、フッ素、リン、キセノン、および疎水性を増大させる他の好適な元素などの、非極性の疎水性元素を注入することによって遂行される。重要な点として、ａ−Ｓｉハードマスク１２０のバルク膜組成の変更を回避する、すなわち、表面のみに影響を及ぼすために、強化は、ａ−Ｓｉハードマスク１２０のバルク膜組成を依然として維持しつつ、ａ−Ｓｉハードマスク１２０のレジスト付着が強化されるよう、遂行される。それゆえ、ａ−Ｓｉハードマスク１２０のエッチング感度は損なわれない。
この例示的な実施形態では、注入される疎水性元素の量および組成は、必要に応じて性能およびコストパラメータに基づいて変化し得る。しかし、例示の目的のために、テスト・ケースが本明細書において説明される。テスト・ケースでは、以下の表１によって示されるように、ホウ素が、ａ−Ｓｉハードマスク１２０の表面組成を改変するために様々な量で注入された。
表１および上述のテスト・ケースを参照すると、ａ−Ｓｉハードマスク１２０の表面は、低エネルギーレベル注入を用いて０〜１５％の範囲のホウ素を３０〜５３°で変化する接触角で注入することによって変更された。この特定のテストでは、１０％のホウ素の表面組成を有するａ−Ｓｉハードマスク１２０が、極端紫外光パターニングを用いて３６ｎｍピッチの解像度で試験された。図３Ｄによって示されるように、１０％ホウ素注入を有するａ−Ｓｉハードマスク１２０は、処理されていないａ−Ｓｉハードマスク１２０（図３Ａ〜Ｃに示される）によって呈される５０ｎｍの解像度限界とは対照的に、３６ｎｍにおいてパターン崩壊を伴うことなくパターニングされたレジストを有することができた。さらに、テスト・ケースにおけるエッチング選択性は、ＣＨＦ３／ＣＦ４化学作用を用いて変化せず、また、注入は、１：７の選択性が維持されたため、バルク・エッチング選択性にも影響を与えなかった。それゆえ、上述のテスト・ケースによって示され、本明細書において特許請求の範囲に記載されるように、疎水性元素の注入を通じてａ−Ｓｉハードマスク１２０のレジスト付着およびパターニング解像度を改善することができ、これにより、有機層１３０の必要性を無くすこと、レジスト選択性を増大させること、ならびにスタックサイズ、スタック製作の複雑さ、およびコストを低減することなどの恩恵をもたらす。
図３Ａ〜Ｃは、レジスト層１４０を、２５〜４５ｍＪで変化する露光量アレイでａ−Ｓｉハードマスク１２０上において直接パターニングしたときの、固定された−０．０６μｍの焦点におけるパターン崩壊の実例を示す（露光量アレイは図３Ａ〜Ｃおよび図３Ｄの全てに適用可能であることに留意されたい）。図３Ａは、レジスト層１４０を５０ｎｍピッチでａ−Ｓｉハードマスク１２０上において直接パターニングした結果を示し、図３Ｂは４６ｎｍピッチの場合、図３Ｃは３６ｎｍピッチの場合を示す。同じく図３Ａ〜Ｃによって示されているのは、露光量およびピッチごとに識別された限界寸法であり、小点は、完全なパターン崩壊のため、または機械がパターンを認識できなかったために、限界寸法が確かめられなかったことを示す。図３Ｂ〜Ｃによって示されるように、パターニングは、不十分なレジスト付着のゆえに、５０ｎｍよりも大きい解像度を有するピッチにおいて崩壊し始め、それゆえ、ａ−Ｓｉハードマスク１２０は、直接レジスト・パターニングを受けたときには、通例、５０ｎｍピッチの解像度限界を有する。多くの場合、５０ｎｍよりも大きい解像度を有することが望ましいため、典型的な手法は、図１によって示されるように、レジスト層１４０をａ−Ｓｉハードマスク１２０に付着させることを促進するための有機層１３０を導入する。有機層１３０の使用は、その後、レジスト層１４０を５０ｎｍよりも大きい解像度でパターニングすることを可能にするが、それにはスタックから後に除去されなければならない余分な平面層を追加するという犠牲を伴い、その結果、回路の複雑さおよびコストを増大させる。
図３Ｄは、本発明の一実施形態に係る、１０％ホウ素注入を有するアモルファス・シリコン上において直接パターニングしたときに、パターン崩壊が存在しない様子を示す。図３Ａ〜Ｃと同様に、図３Ｄは、レジスト層１４０を、２５〜４５ｍＪで変化する露光量アレイでａ−Ｓｉハードマスク１２０上において直接パターニングした後に、固定された−０．０６μｍの焦点において得られた画像を示す。しかし、ここでは、ａ−Ｓｉハードマスク１２０の表面は、本明細書において説明されるように、１０％のホウ素を注入され、５０ｎｍ未満のピッチにおける図３Ａ〜Ｃに示されるパターン崩壊とは対照的に、ホウ素注入ａ−Ｓｉハードマスク１２０は３６ｎｍにおいてパターン崩壊の徴候を示さない。すなわち、レジスト層１４０は、図３Ｃおよび図３Ｄの両方において、ａ−Ｓｉハードマスク１２０に全く同様に適用されるが、それにもかかわらず、１０％ホウ素注入を有するａ−Ｓｉハードマスク１２０上におけるパターニングは、図３Ｄによって示されるように、５０ｎｍ未満の解像度において、ほとんどまたは全くパターン崩壊をもたらさない。
本発明の様々な実施形態の説明が例示の目的のために提示されたが、網羅的であること、または開示された諸実施形態に限定されることを意図されてはいない。当業者には、上述の諸実施形態の範囲および思想から逸脱することなく、多くの変更および変形が明らかとなるであろう。本明細書において使用される術語は、実施形態の原理、実際の適用、または市場において見いだされる技術を超える技術的改善を最もうまく説明するため、あるいは他の当業者が、本明細書において開示される諸実施形態を理解することを可能にするために選定された。

Claims (20)

  1. 半導体デバイス内のアモルファス・シリコン・ハードマスク上のレジスト層をパターニングするための方法であって、前記方法が、
    アモルファス・シリコン・ハードマスク層を下層スタック上に形成することと、
    前記アモルファス・シリコン・ハードマスク層の表面に１種または複数種の疎水性元素を注入することと、
    レジスト層を前記アモルファス・シリコン・ハードマスク層の前記表面上に直接形成することと、
    を含む方法。
  2. 前記アモルファス・シリコン・ハードマスク層の前記表面に前記１種または複数種の疎水性元素を注入することが、低エネルギー注入を介して遂行される、請求項１に記載の方法。
  3. 前記アモルファス・シリコン・ハードマスク層の前記表面に前記１種または複数種の疎水性元素を注入することが、プラズマ処理を介して遂行される、請求項１に記載の方法。
  4. 前記アモルファス・シリコン・ハードマスク層の前記表面に１種または複数種の疎水性元素を注入することが、前記アモルファス・シリコン・ハードマスク層の前記表面の組成を、１０〜１５％の前記１種または複数種の疎水性元素を含むように変更する、請求項１に記載の方法。
  5. 前記アモルファス・シリコン・ハードマスク層の前記表面に前記１種または複数種の疎水性元素を注入する前および後において、前記アモルファス・シリコン・ハードマスク層が同じバルク・エッチング選択性を維持する、請求項１に記載の方法。
  6. 前記１種または複数種の疎水性元素がホウ素を含む、請求項１に記載の方法。
  7. 前記１種または複数種の疎水性元素がキセノンを含む、請求項１に記載の方法。
  8. 前記１種または複数種の疎水性元素がフッ素を含む、請求項１に記載の方法。
  9. 前記１種または複数種の疎水性元素がリンを含む、請求項１に記載の方法。
  10. 前記レジスト層がフォトレジストである、請求項１に記載の方法。
  11. 前記アモルファス・シリコン・ハードマスク層の前記表面の自然酸化物層が希フッ酸系湿式洗浄を通じて除去される、請求項１に記載の方法。
  12. 前記アモルファス・シリコン・ハードマスク層の前記表面の自然酸化物層が保持される、請求項１に記載の方法。
  13. アモルファス・シリコン・ハードマスクのレジスト付着を増大させるための方法であって、前記方法が、
    アモルファス・シリコン・ハードマスク層の表面に１種または複数種の疎水性元素を注入することを含む、方法。
  14. 前記アモルファス・シリコン・ハードマスク層の前記表面に前記１種または複数種の疎水性元素を注入することが、低エネルギー注入を介して遂行される、請求項１３に記載の方法。
  15. 前記アモルファス・シリコン・ハードマスク層の前記表面に前記１種または複数種の疎水性元素を注入することが、プラズマ処理を介して遂行される、請求項１３に記載の方法。
  16. 前記１種または複数種の疎水性元素が、ホウ素、キセノン、フッ素、およびリンを含む群から選択される少なくとも１種の元素を含む、請求項１３に記載の方法。
  17. １種または複数種の疎水性元素を含む上面組成を有するアモルファス・シリコン・ハードマスク層と、
    前記アモルファス・シリコン・ハードマスク層の前記上面上のレジスト層と、
    を備える構造。
  18. 前記アモルファス・シリコン・ハードマスク層の前記上面組成が１０〜１５％の前記１種または複数種の疎水性元素を含む、請求項１７に記載の構造。
  19. 前記１種または複数種の疎水性元素が、ホウ素、キセノン、フッ素、およびリンを含む群から選択される少なくとも１種の元素を含む、請求項１７に記載の構造。
  20. 前記アモルファス・シリコン・ハードマスク層が、アモルファス・シリコンと一致したエッチング選択性を維持する、請求項１７に記載の構造。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10755926B2 (en) 2017-11-20 2020-08-25 International Business Machines Corporation Patterning directly on an amorphous silicon hardmask
US10796943B2 (en) * 2018-11-06 2020-10-06 United Microelectronics Corp. Manufacturing method of semiconductor structure
US11543751B2 (en) 2020-04-16 2023-01-03 International Business Machines Corporation Organic photoresist adhesion to metal oxide hardmasks

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087824A (ja) * 1994-06-16 1996-01-12 Fujitsu Ltd イオン注入装置及び半導体装置の製造方法及びイオンビーム制御方法
JP2001052979A (ja) * 1999-08-05 2001-02-23 Sony Corp レジストの形成方法及び基体の加工方法、並びにフィルター構造
JP2004006788A (ja) * 2002-04-04 2004-01-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び現像装置
JP2004266008A (ja) * 2003-02-28 2004-09-24 Toshiba Corp 半導体装置の製造方法
JP2006156466A (ja) * 2004-11-25 2006-06-15 Toshiba Corp 電子デバイスの製造方法
JP2008078316A (ja) * 2006-09-20 2008-04-03 Toshiba Corp パターン形成方法
JP2009117709A (ja) * 2007-11-08 2009-05-28 Mitsubishi Electric Corp 半導体薄膜、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに、半導体薄膜の製造装置
US20180076042A1 (en) * 2016-09-13 2018-03-15 Applied Materials, Inc. Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application
KR20180082324A (ko) * 2017-01-09 2018-07-18 주식회사 테스 탄소 및/또는 보론를 포함하는 비정질 실리콘막의 형성 방법 및 이에 의해 제조된 비정질 실리콘막

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08109046A (ja) * 1994-10-05 1996-04-30 Nippon Soda Co Ltd 高抵抗透明導電膜の安定化方法
US5986311A (en) * 1997-05-19 1999-11-16 Citizen Watch Company, Ltd. Semiconductor device having recrystallized source/drain regions
US5855804A (en) * 1996-12-06 1999-01-05 Micron Technology, Inc. Method and apparatus for stopping mechanical and chemical-mechanical planarization of substrates at desired endpoints
US5937314A (en) 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6066578A (en) 1997-12-01 2000-05-23 Advanced Micro Devices, Inc. Method and system for providing inorganic vapor surface treatment for photoresist adhesion promotion
US6165695A (en) 1998-12-01 2000-12-26 Advanced Micro Devices, Inc. Thin resist with amorphous silicon hard mask for via etch application
US6533907B2 (en) 2001-01-19 2003-03-18 Symmorphix, Inc. Method of producing amorphous silicon for hard mask and waveguide applications
US6762133B1 (en) 2001-07-23 2004-07-13 Advanced Micro Devices, Inc. System and method for control of hardmask etch to prevent pattern collapse of ultra-thin resists
US6806203B2 (en) 2002-03-18 2004-10-19 Applied Materials Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
US7132369B2 (en) 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
JP4191000B2 (ja) * 2003-10-06 2008-12-03 エルピーダメモリ株式会社 半導体装置及びその製造方法
US20050118541A1 (en) 2003-11-28 2005-06-02 Applied Materials, Inc. Maintenance of photoresist adhesion and activity on the surface of dielectric ARCS for 90 nm feature sizes
US7642195B2 (en) 2005-09-26 2010-01-05 Applied Materials, Inc. Hydrogen treatment to improve photoresist adhesion and rework consistency
US20140094038A1 (en) 2007-03-30 2014-04-03 Novellus Systems, Inc. Enhancing adhesion of cap layer films
JP4455615B2 (ja) * 2007-06-20 2010-04-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US20090104541A1 (en) 2007-10-23 2009-04-23 Eui Kyoon Kim Plasma surface treatment to prevent pattern collapse in immersion lithography
US7803715B1 (en) 2008-12-29 2010-09-28 Shai Haimson Lithographic patterning for sub-90nm with a multi-layered carbon-based hardmask
US8889562B2 (en) * 2012-07-23 2014-11-18 International Business Machines Corporation Double patterning method
CN104124203B (zh) * 2013-04-28 2017-11-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
US20150235864A1 (en) 2014-02-17 2015-08-20 Infineon Technologies Ag Method for processing a layer and a method for manufacturing an electronic device
CN103926649A (zh) * 2014-04-17 2014-07-16 四川飞阳科技有限公司 平面光波导器件的制作方法
US9685507B2 (en) * 2015-06-25 2017-06-20 International Business Machines Corporation FinFET devices
US20170025306A1 (en) * 2015-07-21 2017-01-26 Sunedison Semiconductor Limited (Uen201334164H) Methods for preparing layered semiconductor structures and related bonded structures
WO2017052614A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Technologies for inverting lithographic patterns and semiconductor devices including high aspect ratio structures
US10056407B2 (en) * 2016-03-04 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
US10755926B2 (en) 2017-11-20 2020-08-25 International Business Machines Corporation Patterning directly on an amorphous silicon hardmask

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087824A (ja) * 1994-06-16 1996-01-12 Fujitsu Ltd イオン注入装置及び半導体装置の製造方法及びイオンビーム制御方法
JP2001052979A (ja) * 1999-08-05 2001-02-23 Sony Corp レジストの形成方法及び基体の加工方法、並びにフィルター構造
JP2004006788A (ja) * 2002-04-04 2004-01-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法及び現像装置
JP2004266008A (ja) * 2003-02-28 2004-09-24 Toshiba Corp 半導体装置の製造方法
JP2006156466A (ja) * 2004-11-25 2006-06-15 Toshiba Corp 電子デバイスの製造方法
JP2008078316A (ja) * 2006-09-20 2008-04-03 Toshiba Corp パターン形成方法
JP2009117709A (ja) * 2007-11-08 2009-05-28 Mitsubishi Electric Corp 半導体薄膜、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに、半導体薄膜の製造装置
US20180076042A1 (en) * 2016-09-13 2018-03-15 Applied Materials, Inc. Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application
KR20180082324A (ko) * 2017-01-09 2018-07-18 주식회사 테스 탄소 및/또는 보론를 포함하는 비정질 실리콘막의 형성 방법 및 이에 의해 제조된 비정질 실리콘막

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ISHAQ AHMAD AND WAHEED AKRAM: "Introductory Chapter: Introduction to Ion Implantation", ION IMPLANTATION RESEARCH AND APPLICATION, JPN7022004511, 14 June 2017 (2017-06-14), GB, ISSN: 0004881987 *
丹上正安, 内籐勝男: "イオン注入機の歴史と今後の展望", SEIテクニカルレビュー, vol. 第179号, JPN7022004510, July 2011 (2011-07-01), JP, pages 25 - 33, ISSN: 0004881988 *

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