CN104916530B - 用于集成电路图案化的方法 - Google Patents

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Abstract

本发明提供一种形成集成电路的图案的方法。该方法包括在衬底上方形成第一层，其中，第一层的蚀刻速率对诸如远紫外(EUV)辐射或电子束(e‑束)的辐射敏感。该方法进一步包括：在第一层上方形成光刻胶层，并且使光刻胶层暴露于辐射以用于图案化。在暴露期间，第一层的多个部分响应于其中接收的辐射的能量剂量而改变它们的蚀刻速率。该方法进一步包括：显影光刻胶层，蚀刻第一层，并且蚀刻衬底以形成图案。第一层的辐射敏感性用于减小图案的临界尺寸变化。本发明涉及用于集成电路图案化的方法。

Description

用于集成电路图案化的方法
技术领域
本发明涉及用于集成电路图案化的方法。
背景技术
半导体集成电路(IC)工业经历了指数增长。IC材料和设计中的技术进步产生了多代IC，其中，每代IC都比前一代IC具有更小和更复杂的电路。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已减小的同时，功能密度(即，每芯片面积的互连器件的数量)通常增加。该按比例缩小工艺通常通过增加生产效率并且降低相关成本提供益处。这样的按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。
例如，光刻是在IC制造中用于将IC设计转印到半导体衬底的频繁使用的技术。典型的光刻包括：将光刻胶(或光致抗蚀剂)层涂布在衬底上方；使用掩模，曝光光刻胶层；显影光刻胶层，以将图案化的光刻胶层留在衬底上方；以及蚀刻衬底以形成图案化的图像。光刻工艺的一种质量测量是蚀刻后的图像的临界尺寸(CD)均匀性，其直接影响IC生产产量。随着半导体工艺继续按比例缩小，通常期望改进蚀刻后图像的CD均匀性。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成集成电路(IC)的图案的方法，所述方法包括：在衬底上方形成第一材料层，其中，所述第一材料层具有第一蚀刻速率；在所述第一材料层上方形成光刻胶层；将所述光刻胶层暴露于辐射以图案化所述光刻胶层，其中，所述辐射到达所述第一材料层，并且将所述第一材料层改变为具有与所述第一蚀刻速率不同的第二蚀刻速率；显影所述光刻胶层，从而形成图案化的光刻胶层；以及将所述图案化的光刻胶层用作蚀刻掩模，蚀刻所述第一材料层，从而形成图案化的第一材料层。
在上述方法中，所述衬底包括硬掩模层，在所述硬掩模层上方形成所述第一材料层。
在上述方法中，所述第一材料层配置为使得所述第二蚀刻速率小于所述第一蚀刻速率；以及所述光刻胶层是正性光刻胶。
在上述方法中，所述第一材料层包括聚合的(α-羟基)丙烯酸乙酯(EHMA)和甲基丙烯酸(MAA)。
在上述方法中，所述第一材料层配置为使得所述第二蚀刻速率大于所述第一蚀刻速率；以及所述光刻胶层是负性光刻胶。
在上述方法中，进一步包括：将所述图案化的第一材料层用作蚀刻掩模蚀刻所述衬底。
在上述方法中，形成所述第一材料层包括旋涂工艺。
在上述方法中，所述衬底包括硅。
在上述方法中，所述辐射是以下之一：DUV射线、EUV射线、e-束、x-射线、以及离子束。
在上述方法中，蚀刻所述第一材料层包括干蚀刻工艺。
在上述方法中，蚀刻所述第一材料层包括各向同性蚀刻工艺。
根据本发明的另一方面，还提供了一种图案化衬底的方法，所述方法包括以下步骤：在所述衬底上方形成第一层，其中，所述第一层的蚀刻速率是辐射敏感的；在所述第一层上方形成正性光刻胶层，其中，所述正性光刻胶层的第一部分位于所述第一层的第二部分上方；使所述正性光刻胶层的第一部分暴露于辐射，其中，位于所述第一部分下面的所述第一层的第二部分在暴露期间降低所述第二部分的蚀刻速率；显影所述正性光刻胶层以去除所述第一部分；蚀刻所述第二部分以暴露所述衬底；以及蚀刻所述衬底以形成图案。
在上述方法中，所述衬底包括硬掩模层，在所述硬掩模层上方形成所述第一层。
在上述方法中，所述硬掩模层包括以下之一：氮化钛、氮化硅、以及氧化钛。
在上述方法中，所述第一层包括聚(EHMAn-MAAm)和TBGU交联剂。
在上述方法中，所述辐射具有小于100纳米(nm)的波长。
根据本发明的又一方面，还提供了一种形成集成电路(IC)的图案的方法，所述方法包括：在衬底上方形成第一层，其中，所述第一层具有当入射到所述第一层上的辐射的能量剂量增加时所述第一层的蚀刻速率增大的特性；在所述第一层上方形成负性光刻胶层；图案化所述负性光刻胶层，从而形成图案化的光刻胶层；以及将所述图案化的光刻胶层用作蚀刻掩模，蚀刻所述第一层。
在上述方法中，图案化所述负性光刻胶层包括：使所述负性光刻胶层暴露于辐射，其中，所述辐射导致所述第一层的至少一部分的蚀刻速率增大；以及显影所述负性光刻胶层，以去除所述负性光刻胶层的未暴露部分。
在上述方法中，进一步包括，在形成所述第一层之前：在所述衬底上方形成抗反射涂层。
在上述方法中，进一步包括：将所述蚀刻后的第一层用作蚀刻掩模，蚀刻所述衬底。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的在衬底上形成目标图案或器件的方法的流程图。
图2A至图2G是根据实施例的根据图1的方法形成目标图案的截面图。
图3A至图3D是根据实施例的根据图1的方法形成目标图案的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
本发明通常涉及当形成半导体器件时的光刻工艺。随着半导体技术发展到较小几何结构，诸如45nm、20nm或甚至更小的级别，存在对完成的半导体器件中的增大的CD均匀性的需求。较高CD均匀性意味着半导体器件在它们的完成的几何结构中将拥有较高一致性，这对于纳米尺寸器件变得日益关键。
较差的CD均匀性可能归因于多个因素。例如，在使用扫描仪的光刻工艺中，掩模(或光掩模或中间掩模)与涂布有光刻胶层的晶圆的一部分对准，并且晶圆暴露于诸如远紫外(EUV)射线的辐射，以在光刻胶层中形成掩模的图像。此后，掩模与晶圆的不同部分对准，并且再次曝光晶圆，以在光刻胶层中形成另一个图像。扫描仪的辐射能量可以从一次曝光到另一次曝光改变，有助于曝光后的图像的尺寸的变化。此外，在一些情况下，掩模可以包括相同IC设计图案的多个副本以增加曝光吞吐量。然而，掩模制造不理想，并且多个副本可能表现出它们的尺寸的变化，其进一步有助于曝光后的图像的变化。当曝光后的图像通过诸如蚀刻的工艺从光刻胶层转印到晶圆时，变化通常被携带至蚀刻后的图像，导致完成的半导体器件的较差CD均匀性。
严格(Tightening)扫描仪的曝光能量曝光范围(EL)和/或严格掩模制造工艺可以改进蚀刻后的图像的CD均匀性。然而，在一些情况下，这可能是成本过高的。所提供主题的一些实施例的目的在于，以有成本效益的方式改进蚀刻后图像的CD均匀性。此外，所提供主题的一些实施例可以与现有光刻工艺集成和/或与其他CD均匀性增强技术结合。
现在参考图1，示出了根据本发明的各个方面的用于形成目标图案或器件的方法100的流程图。在方法100之前、期间和之后可以提供附加操作，并且所描述的一些操作可以被替换、去除或者重排以用于方法100的附加实施例。方法100是一个实例，并且不旨在限制本公开超过在权利要求中明确阐述的内容。以下将结合图2A至图2G和图3A至图3D进一步描述方法100。
在操作102处，方法100(图1)接收衬底202。参考图2A，衬底202包括一层或多层材料或组分。在实施例中，衬底202是半导体衬底(例如，晶圆)。在实施例中，衬底202包括晶体结构的硅。在可选实施例中，衬底202包括诸如锗的其他元素半导体、或者诸如碳化硅、砷化镓、砷化铟以及磷化铟的化合物半导体。衬底202可以包括被施加应变/压力以用于性能增强的绝缘体上硅(SOI)衬底，衬底202包括外延区，包括隔离区，包括掺杂区，包括一个或多个半导体器件或其部分，包括导电和/或非导电层，和/或包括其他合适部件和层。如图2A中所示，在本实施例中，衬底202包括用于图案化下面的层210的硬掩模层212。在实施例中，硬掩模层212使用氧化硅、碳氧化硅、等离子体增强化学汽相沉积的氧化硅、非晶硅(a-Si)、氮化硅(SiN)、氮化钛、或其他合适的材料或组分。硬掩模层212可以通过多种工艺形成。例如，硬掩模层212可以包括由热氧化形成的氧化硅。在实施例中，硬掩模层212包括通过化学汽相沉积(CVD)形成的SiN。例如，可以使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯甲硅烷(DCS或SiH2Cl2)、双叔丁基氨基硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化学物质通过CVD形成硬掩模层212。
方法100(图1)进行至操作104，在衬底202上方形成辐射敏感材料层214。参考图2B，本文中示出在硬掩模层212上方形成的材料层214。在一些实施例中，在硬掩模层212和材料层214之间可以形成附加层(未示出)，诸如抗反射涂(ARC)层或者无氮抗反射涂(NFARC)层。在本实施例中，材料层214包括辐射敏感材料，其蚀刻速率响应于其接收的增大的辐射能量而减小(即，变得更难以蚀刻)。示例性辐射敏感材料是当被辐照时形成分子内和/或分子间交联的聚合物，诸如，负性光刻胶。一种这样的示例性聚合物是聚合的(α-羟基)丙烯酸乙酯(EHMA)和甲基丙烯酸(MAA)，EHMAm-MAAn，诸如，EHMA80-MAA20，如作者为Hideo Hada等人在“Chemically Amplified Negative-Tone Resist Using Novel AcrylPolymer for 193nm Lithography”SPIE Conference on Advances in ResistTechnology and Proceeding XVI(1999)(“Hada”)中公开的。材料层214可以进一步包括交联剂，诸如，BMU、BMEU、TMGU、或TBGU，如在Hada中公开的。材料层214可以进一步包括光产酸剂(PAG)。材料层214可以通过多种工艺形成。在实施例中，材料层214通过旋涂工艺形成。可以可选地使用诸如沉积的其他合适的工艺。
方法100(图1)进行至操作106，在材料层214上方形成光刻胶层216。参考图2C，在本实施例中，光刻胶层216是正性光刻胶。正性光刻胶通常在光刻胶显影剂中不可溶解，但是通过暴露于辐射，使得可溶解。在实施例中，通过包括光刻胶涂布工艺以及之后的软烘烤工艺的工艺形成光刻胶层216。
方法100(图1)进行至操作108，曝光光刻胶层216以用于图案化光刻胶层216。参考图2D，其中示出的是使用掩模218通过辐射220图案化光刻胶层216。在实施例中，掩模218是具有透明区域和不透明区域的透射掩模。诸如深紫外(DUV)射线的辐射220经过透明区域，并且辐照光刻胶层216的多个部分，诸如，部分216A和216B。在另一个实施例中，辐射220是EUV射线，并且掩模218是反射掩模。例如，EUV光刻通常使用具有低于约100nm的波长的辐射源，诸如，约13.5nm以下的波长。在这样的情况下，掩模218是包括沉积在衬底上的硅和钼的几十个交替层的反射掩模，以用作使入射在其上的EUV射线的反射最大化的布拉格反射镜。在又一个实施例中，操作108可以使用诸如电子束(e-束)光刻的无掩模光刻。为了说明本发明的目的，只要两个部分216A和216B暴露于可以是DUV射线、EUV射线、e-束、x-射线、离子束、或其他合适辐射的辐射220并且通过IC设计布局或掩模图案化两个部分216A和216B就足够了。此外，两个部分216A和216B可以同时或在不同时间诸如通过光刻扫描仪(或步进机)中的不同曝光(发射)被曝光。为了进一步说明所提供的主题，假设两个部分216A和216B从IC设计布局透视图看具有相同的尺寸。然而，由于掩模制造不准确和/或曝光剂量变化，两个部分216A和216B现在分别具有不同尺寸d1和d2(图2D)。在本实施例中，为了说明，d1小于d2。在传统光刻工艺中，d1和d2之间的差异通常被携带至衬底202中的完成的图案。然而，在本实施例中，如以下论述的，材料层214的存在帮助减小完成的图案之间的差异。
图2D进一步示出当分别曝光部分216A和216B时，还辐照材料层214的两个部分214A和214B。一个原因在于，诸如高能量的光子或电子的辐射220的一部分穿过光刻胶层216并且辐照第一层214。由于材料层214的辐射敏感性，导致与未被辐射220辐照的第一层214的其他部分相比，两个部分214A和214B现在具有增加的抗蚀刻性(或减小的蚀刻速率)。此外，因为部分216B具有比部分216A更大的尺寸(d2>d1)，所以与部分214A相比，更多辐射能量到达部分214B并且由部分214B吸收，导致部分214B具有比部分214A更高的抗蚀刻性。
方法100(图1)进行至操作110，显影光刻胶层216，从而形成图案化的光刻胶层216。参考图2E，显影光刻胶层216，并且部分剥离光刻胶层216，从而以两个开口222A和222B的形式在光刻胶层216中形成图案。在实施例中，可以在显影之前烘烤(曝光后烘烤)光刻胶层216。在一些实施例中，通过施加诸如四甲基氢氧化铵(TMAH)的水基显影剂显影光刻胶层216。施加显影剂可以包括：例如通过旋涂工艺将显影剂喷射在曝光后的光刻胶层216上。在实施例中，将显影后烘烤(PDB)工艺进一步施加至显影后的光刻胶层216。
方法100(图1)进行至操作112，蚀刻材料层214，从而形成图案化的材料层214。参考图2F，将图案化的光刻胶层216作为蚀刻掩模来蚀刻材料层214，从而在材料层214中形成两个开口222A’和222B’。在该工艺期间可以部分地或完全地消耗图案化的光刻胶层216。蚀刻工艺可以包括干(等离子体)蚀刻、湿蚀刻、和/或其他蚀刻方法。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3、和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适气体和/或等离子体、和/或它们的组合。在实施例中，蚀刻工艺是各向同性蚀刻。因为部分214A比部分214B具有更低抗蚀刻性(较高蚀刻速率)，所以开口222A’比开口222B’具有更陡侧壁。因此，接近或在硬掩模层212的顶面处，开口222A’和222’B具有基本相同的尺寸。如图2F中所示，即使d2大于d1(图2E)，d2’也基本与d1’相同。
方法100(图1)进行至操作114，将图案化的材料层214作为蚀刻掩模来蚀刻衬底202，从而将开口222A’和222B’转印到衬底202。参考图2G，在本实施例中，开口222A’和222B’转印到衬底202的硬掩模层212。在实施例中，这通过将图案化的材料层214和图案化的光刻胶层216作为蚀刻掩模(如果在操作112中未完全消耗)蚀刻硬掩模层212来实现。蚀刻工艺可以包括干(等离子体)蚀刻、湿蚀刻、和/或其他蚀刻方法。随后去除图案化的材料层214和图案化的光刻胶层216(如果有的话)，从而在硬掩模层212中产生两个开口222A”和222B”。两个开口222A”和222B”分别具有尺寸d1”和d2”，并且尺寸d1”和d2”基本相同，匹配期望的IC设计图案。如可以由本领域普通技术人员想到的，即使可能存在掩模制造(诸如掩模218)中的不准确和/或辐射220(图2D)中的曝光剂量变化，本实施例中的材料层214的存在帮助减少蚀刻后图像222A”和222B”的尺寸变化。
方法200(图2)进行至操作116，形成具有图案化的硬掩模层212的最终图案或器件。在实施例中，目标图案将形成为多层互连结构中的金属线。例如，金属线可以形成在层间介电(ILD)层中。在这样的情况下，操作116使用图案化的硬掩模层212在ILD层中形成多个沟槽；用诸如金属的导电材料填充沟槽；以及使用诸如化学机械抛光的工艺抛光导电材料，以暴露图案化的ILD层，从而在ILD层中形成金属线。
在另一个实施例中，操作116使用图案化的硬掩模层212在半导体衬底上形成接触件，并且接触件提供到多层互连件的一个或多个互连层的互连。在本实施例中，操作116在半导体衬底的ILD层中形成多个沟槽，并且用导电材料填充沟槽以形成通孔。导电材料可以包括钨或其他合适的导电元件。在实施例中，接触件提供到半导体衬底中的源极/漏极区和/或栅极结构的电连接。
在又一个实施例中，操作116使用图案化的硬掩模层212在半导体衬底上形成鳍式场效应晶体管(FinFET)结构。在本实施例中，操作116在半导体衬底中形成多个沟槽。通过包括沉积以用介电材料填充沟槽以及抛光(诸如，CMP)以去除过多介电材料并且平坦化半导体衬底的顶面的工序，在沟槽中进一步形成浅沟槽隔离(STI)部件。此后，将选择性蚀刻工艺施加至介电材料，以使STI部件凹进，从而形成鳍式有源区。
图3A至图3D示出了根据在光刻工艺中使用负性光刻胶的另一个实施例的根据图1的方法100形成目标图案的截面图。下面结合方法100的各个操作论述图3A至图3D。
图3A示出，通过方法100(图1)的操作102、104和106，在衬底202的硬掩模层212上方形成材料层314，并且在材料层314上方形成负性光刻胶层316。在一些实施例中，可以在硬掩模层212和材料层314之间形成附加层(未示出)，诸如，抗反射涂(ARC)层、或者无氮抗反射涂(NFARC)层。在本实施例中，材料层314包括辐射敏感材料，其蚀刻速率响应于其接收的增大的辐射能量而增大(即，变得更容易蚀刻)。在实施例中，材料层314包括当被辐照时其化学键断开的二维(2D)聚合物。示例性材料是聚甲基丙烯酸甲酯(PMMA)。材料层314可以通过多种工艺形成。在实施例中，材料层314通过旋涂工艺形成。可以可选地使用诸如沉积的其他合适的工艺。通过包括光刻胶涂布工艺以及之后的软烘烤工艺的工艺形成负性光刻胶层316。
图3B示出，通过方法100(图1)的操作108，负性光刻胶层316暴露于辐射220。图3B进一步示出负性掩模318用于图案化负性光刻胶层316。负性光刻胶通常可溶解在光刻胶显影剂中，但是通过暴露于诸如辐射220的辐射，使得其在光刻胶显影剂中不可溶解。在本实施例中，诸如部分316A和316B的负性光刻胶层316的多个部分在曝光工艺之后，在光刻胶显影剂中仍然可溶解，并且将显影负性光刻胶层316以用于图案化负性光刻胶层316。然而，部分316A和316B不与周围辐射完全隔离，并且辐射220的一些部分将到达部分316A和316B以及分别位于部分316A和316B下面的材料层314的部分314A和314B。该辐射的效果具有至少两个方面。一方面，只要部分316A和316B不接收太多辐射以跨过不溶性阈值，它们仍然可溶解在光刻胶显影剂中。另一方面，部分314A和314B响应于其接收的辐射的能量剂量而增大它们各自的蚀刻速率。为了说明所提供的主题，假设部分316A和316B从IC设计布局透视图看具有相同尺寸，但是由于掩模318的不准确或者辐射220的曝光剂量变化，导致现在具有不同尺寸。如图3B中所示，部分316A和316B分别具有尺寸d1和d2，其中，d1小于d2。因此，部分314A比部分314B从周围区域接收更多辐射能量，作为例证，因为部分316A/314A由掩模318的相对较小的不透明掩模区域覆盖。结果，部分314A比部分314B具有更高的蚀刻速率(即，更容易蚀刻)。在实施例中，掩模318是透射掩模。在另一个实施例中，掩模318是反射掩模。
图3C示出，通过方法100(图1)的操作110，显影负性光刻胶层316，并且去除部分316A和316B，从而形成两个开口222A和222B。在实施例中，除了适用于负性光刻胶层316的显影剂之外，显影负性光刻胶层316的工艺类似于用于显影正性光刻胶层216的工艺。
图3D示出，通过方法100(图1)的操作112，用显影后的负性光刻胶层316作为蚀刻掩模，蚀刻材料层314，从而形成两个开口222A’和222B’。蚀刻工艺可以类似于参考图2F论述的蚀刻工艺。可以实施进一步的步骤，诸如，方法100(图1)的操作114和116，以将图案222A’和222B’转印到硬掩模层212，并且在衬底202中形成最终图案或器件。这样的操作类似于以上参考图2G论述的那些，并且为了简单的目的不再重复。
本发明提供许多益处。虽然不旨在限制，但是下面论述了一些益处。例如，本发明的一些实施例改进蚀刻后图像的临界尺寸均匀性。这可以直接改进半导体生产产量，特别是在纳米尺寸级下。例如，本发明的一些实施例提供即使在存在掩模制造不准确和曝光剂量变化的情况下改进光刻工艺稳定性的有成本效益的方式。例如，本发明的一些实施例可以容易地集成到多个现有光刻工艺中。例如，因为这样的部件设计成相互之间具有均匀尺寸，当形成一层接触孔(例如，通孔)时，本发明的一些实施例特别有用。
在一个示例性方面中，本发明涉及一种形成集成电路(IC)的图案的方法。该方法包括：在衬底上方形成第一材料层，其中，第一材料层的蚀刻速率是辐射敏感的。该方法进一步包括：在第一材料层上方形成光刻胶层，并且将光刻胶层暴露于辐射，以用于图案化光刻胶层，其中，辐射到达第一材料层，并且第一材料层的至少一部分响应于其接收的辐射的能量剂量而改变其蚀刻速率。该方法进一步包括：显影光刻胶层，从而形成图案化的光刻胶层；以及用图案化的光刻胶层作为蚀刻掩模，蚀刻第一材料层，从而形成图案化的第一材料层。
在另一个示例性方面中，本发明涉及一种图案化衬底的方法。该方法包括：在衬底上方形成第一层，其中，第一层的蚀刻速率是辐射敏感的。该方法进一步包括：在第一层上方形成正性光刻胶层，并且将正性光刻胶层的第一部分暴露于辐射，其中，位于第一部分下面的第一层的第二部分在曝光期间减小其蚀刻速率。该方法进一步包括：显影正性光刻胶层以去除第一部分；蚀刻第二部分以暴露衬底；以及蚀刻衬底以形成图案。
在又一个示例性方面中，本发明涉及一种形成集成电路(IC)的图案的方法。该方法包括：在衬底上方形成第一层，其中，第一层具有当入射到其上的辐射的能量剂量增加时，其蚀刻速率增大的特性。该方法进一步包括：在第一层上方形成负性光刻胶层，并且图案化负性光刻胶层，从而形成图案化的光刻胶层。该方法进一步包括：用图案化的光刻胶层作为蚀刻掩模蚀刻第一层。
以上概述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本公开的多个方面。本领域普通技术人员应该想到，他们可以容易地使用本公开作为用于设计或修改用于实现与在此介绍的实施例相同的目的和/或实现与其相同优点的其他处理和结构的基础。本领域普通技术人员还将认识到，这样的等同结构不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们在此可以作出多种改变、替换和更改。

Claims (18)

1.一种形成集成电路(IC)的图案的方法，所述方法包括：
在衬底上方形成第一材料层，其中，所述第一材料层具有第一蚀刻速率；
在所述第一材料层上方形成光刻胶层；
将所述光刻胶层暴露于辐射以图案化所述光刻胶层，其中，所述辐射到达所述第一材料层，并且将所述第一材料层改变为具有与所述第一蚀刻速率不同的第二蚀刻速率，所述第一材料层配置为使得所述第二蚀刻速率小于所述第一蚀刻速率；
显影所述光刻胶层，从而形成图案化的光刻胶层；以及
将所述图案化的光刻胶层用作蚀刻掩模，蚀刻所述第一材料层，从而形成图案化的第一材料层。
2.根据权利要求1所述的方法，其中，所述衬底包括硬掩模层，在所述硬掩模层上方形成所述第一材料层。
3.根据权利要求1所述的方法，其中：
所述光刻胶层是正性光刻胶。
4.根据权利要求3所述的方法，其中，所述第一材料层包括聚合的(α-羟基)丙烯酸乙酯(EHMA)和甲基丙烯酸(MAA)。
5.根据权利要求1所述的方法，进一步包括：
将所述图案化的第一材料层用作蚀刻掩模蚀刻所述衬底。
6.根据权利要求1所述的方法，其中，形成所述第一材料层包括旋涂工艺。
7.根据权利要求1所述的方法，其中，所述衬底包括硅。
8.根据权利要求1所述的方法，其中，所述辐射是以下之一：深紫外射线、远紫外射线、e-束、x-射线、以及离子束。
9.根据权利要求1所述的方法，其中，蚀刻所述第一材料层包括干蚀刻工艺。
10.根据权利要求1所述的方法，其中，蚀刻所述第一材料层包括各向同性蚀刻工艺。
11.一种图案化衬底的方法，所述方法包括以下步骤：
在所述衬底上方形成第一层，其中，所述第一层的蚀刻速率是辐射敏感的；
在所述第一层上方形成正性光刻胶层，其中，所述正性光刻胶层的第一部分位于所述第一层的第二部分上方；
使所述正性光刻胶层的第一部分暴露于辐射，其中，位于所述第一部分下面的所述第一层的第二部分在暴露期间降低所述第二部分的蚀刻速率；
显影所述正性光刻胶层以去除所述第一部分；
蚀刻所述第二部分以暴露所述衬底；以及
蚀刻所述衬底以形成图案。
12.根据权利要求11所述的方法，其中，所述衬底包括硬掩模层，在所述硬掩模层上方形成所述第一层。
13.根据权利要求12所述的方法，其中，所述硬掩模层包括以下之一：氮化钛、氮化硅、以及氧化钛。
14.根据权利要求11所述的方法，其中，所述第一层包括聚(EHMAn-MAAm)和TBGU交联剂。
15.根据权利要求11所述的方法，其中，所述辐射具有小于100纳米(nm)的波长。
16.一种形成集成电路(IC)的图案的方法，所述方法包括：
在衬底上方形成抗反射涂层；
在所述衬底上方形成第一层，其中，所述第一层具有当入射到所述第一层上的辐射的能量剂量增加时所述第一层的蚀刻速率增大的特性；
在所述第一层上方形成负性光刻胶层；
图案化所述负性光刻胶层，从而形成图案化的光刻胶层；以及
将所述图案化的光刻胶层用作蚀刻掩模，蚀刻所述第一层。
17.根据权利要求16所述的方法，其中，图案化所述负性光刻胶层包括：
使所述负性光刻胶层暴露于辐射，其中，所述辐射导致所述第一层的至少一部分的蚀刻速率增大；以及
显影所述负性光刻胶层，以去除所述负性光刻胶层的未暴露部分。
18.根据权利要求16所述的方法，进一步包括：
将所述蚀刻后的第一层用作蚀刻掩模，蚀刻所述衬底。
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