JP5550628B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置の配線パターンに係り、特に配線のパターンなどの改良が図られた半導体装置およびその製造方法に関する。

近年、半導体装置の内部構造の微細化や高集積化、および半導体装置のコンパクト化などが著しい。これらの要求に応えるべく、１９８０年代後半より、例えば半導体装置の製造工程の一つであるリソグラフィ工程において、光源の波長に比べて微細なパターンを形成するための様々な超解像技術（Resolution Enhancement Technology：ＲＥＴ）が多数開発されてきた。そして、このＲＥＴの中でも、例えば変形照明技術は、比較的簡単な光学系の変更で周期パターンの焦点深度（Depth of Focus：ＤＯＦ）を大きく改善することができるため、広く実用化されている。しかし、最近では、光源（露光光線）の短波長化やレンズの開口数（Numerical Aperture：ＮＡ）の高開口数化などが、加速度的に進歩する半導体装置の微細化の要求に追いつかなくなってきている。具体的には、通常のリソグラフィ技術で形成可能な最小パターンピッチよりも微細なパターンピッチを有するパターンの形成が求められるようになっている。そのような微細なパターンの形成手法の一つとして、いわゆる側壁残しプロセス（側壁転写プロセス）によるパターン形成技術が知られている（例えば、特許文献１〜４を参照）。以下、この側壁残しプロセスを用いる微細パターン形成方法について、図示を省略して簡潔に説明する。

先ず、ダミーパターンとなる第１の膜上に、リソグラフィ工程によりレジストパターンを形成する。続けて、このレジストパターンをマスクとして第１の膜をエッチングし、ダミーパターンを形成する。ダミーパターンを形成した後、レジストパターンを剥離する。次に、ダミーパターンなどの上に側壁の材料となる第２の膜を堆積させる。その後、第２の膜を、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法によりエッチングすることにより、ダミーパターンの側壁に実際のパターンとなる設計パターンの基礎を形成する。続けて、ダミーパターンを剥離した後、側壁をマスクとしてその下地膜である被加工膜をエッチングする。この際、被加工膜としてハードマスクを選択するとともにこのハードマスクをスリミングすることによって、より微細な設計パターンを形成することもできる。そして最後に、側壁を剥離することにより、側壁残しプロセスによるパターン形成を終了とする。これにより、微細な設計パターンが完成する。なお、被加工膜としてハードマスクを用いた場合には、被加工膜をエッチングした後にハードマスクを剥離する。このような側壁残しプロセスの特徴として、例えば次の点が挙げられる。

先ず、リソグラフィ工程により形成するパターンのピッチは、設計上のピッチ（デザインピッチ）の倍の大きさでよい。即ち、２〜３世代前の露光装置でも微細なパターン形成が十分に可能である。また、設計パターンとリソターゲットパターン（ダミーパターン）とが異なっている。また、基板上の全面で同じパターンサイズでパターン形成できる。また、形成されるパターンは閉じたループパターンとなる。また、形成されるパターンの寸法精度は側壁材料の膜厚のみで決まるので、寸法制御性が高い。さらに、形成されるパターンのラインエッジラフネスが小さい。

これら幾つかの側壁残しプロセスの特徴点の中で、形成されるパターンが閉じたループパターンとなる特徴は、側壁残しプロセスの欠点である。様々な半導体装置の中で、例えば一般的なメモリデバイスにおいては、その内部構造上の制約により、閉ループパターンをそのまま残すとメモリセルの配線パターンを完成させることが事実上不可能となる。したがって、メモリセルの配線パターンを完成させるためには、閉ループパターンをどこかで切断しなければならない。すなわち、閉ループパターンを切断する工程がさらに必要となる。また、メモリデバイスの配線パターンをこの側壁残しプロセスで形成すると、配線パターンをメモリセル部から周辺回路へ引き出さなければならない。しかし、本発明者らが調べた限りにおいては、有効な引き出し方法は未だ提案されていない。

また、側壁残しプロセスにより形成されたメモリセルの配線パターンのみならず、一般的な半導体装置では同じ層に複数本の配線パターンが密集して形成される。それとともに、各配線パターンをそれらの上方および下方の他の配線パターンと電気的に接続するためのコンタクト部が、各配線パターンの終端部に設けられる。通常、各配線パターンは、それらの終端部が各配線パターンの長手方向に対して直交する方向に沿って一直線状に並んで位置するように切断される。したがって、各配線パターンのコンタクト部は、各配線パターンの長手方向に対して直交する方向に沿って一直線状に並んで配置される。ところが、このような構造では、各配線上にコンタクトプラグを設ける際に各配線と各コンタクトプラグとの間で合わせずれが生じると、隣接する配線同士がコンタクトプラグを介して短絡（ショート）するおそれが高い。

このようなおそれを未然に防ぐために、各配線と各コンタクトプラグとの間における合わせずれの裕度（マージン）を大きくする技術が考えられている。例えば、各コンタクト部を、各配線パターンの長手方向に対して斜めに横切る方向に沿って一直線状に並べて各配線パターン上に配置する。これにより、各コンタクト部において、少なくとも各配線パターンの長手方向に直交する方向に対する各配線と各コンタクトプラグとの間における合わせずれの裕度を大きくすることができる。ところが、この方法では、コンタクト部が配線パターンの始端部や中間部に設けられた配線パターンにおいて、コンタクト部から先の部分が無駄な部分となってしまう。ひいては、基板上の各配線パターンが設けられている領域のうち、コンタクト部が終端部に設けられた配線パターンが形成されている領域を除いて、各配線パターンのコンタクト部から先の領域全体が回路上不要な領域として形成されてしまう。すなわち、基板上のデッドスペース（エリアペナルティ）が大きくなってしまう。したがって、各コンタクト部を各配線パターンの長手方向に対して斜めに横切る方向に沿って並べて設けるだけでは、前述した半導体装置のさらなる微細化、高集積化、およびコンパクト化を阻害するおそれが極めて高くなってしまう。

ＵＳＰ Ｎｏ．５，４８２，８８５ ＵＳＰ Ｎｏ．６，４７５，８９１ Ｂ２ ＵＳＰ Ｎｏ．６，６３８，４４１ Ｂ２ ＵＳＰ Ｎｏ．６，７０３，３１２ Ｂ２

本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、配線のパターンが改良されることにより、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供することにある。それとともに、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供することにある。

前記課題を解決するために、実施形態に係る半導体装置は、基板上の所定の層内に複数本並べられて設けられているとともに、並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部が前記並べられた方向と直交する方向において互いにずれた位置に配置され、端部の形状が、長手方向を斜めに横切る方向に沿っている第１の配線を具備することを特徴とするものである。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、被処理基板上に設けられた第１の膜の表面上に、第２の膜からなる複数本の線形状パターンを互いに離間させつつ並べて設ける工程と、前記各線形状パターンのそれぞれの側部を覆って前記第１の膜の表面上に複数の側壁膜を個別に設ける工程と、前記第１の膜の表面上から前記各第２の膜を除去して前記第１の膜の表面上に前記各側壁膜を互いに離間させつつ並べて残す工程と、前記第１の膜の表面上で前記各側壁膜を覆うレジスト膜を、このレジスト膜により覆われる前記各側壁膜の表面上の領域が、前記各側壁膜が並べられている方向に沿って一方の側から他方の側へ向かうに連れて大きくなるか、あるいは小さくなるかのいずれかであるとともに、前記各側壁膜の前記レジスト膜により覆われる領域と前記レジスト膜から露出する領域との境界部を、前記各側壁膜が並べられている方向と直交する方向において隣接する前記各側壁膜同士の間で互いにずらして、前記各側壁膜の一部を露出しつつ前記第１の膜の表面上に設ける工程と、前記レジスト膜をマスクとして前記レジスト膜から露出している前記各側壁膜の一部を前記第１の膜の表面上から除去した後、前記レジスト膜を前記第１の膜の表面上から除去する工程と、前記第１の膜の表面上に残された前記各側壁膜をマスクとして前記各側壁膜から露出している前記第１の膜を除去して所定のパターンからなる複数本の第１の配線を形成する工程と、を備えることを特徴とするものである。

本発明の一態様に係る半導体装置においては、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られている。

また、本発明の他の態様に係る半導体装置の製造方法によれば、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を効率よく、かつ、容易に製造することができる。

第１実施形態に係る半導体装置を示す平面図。 第２実施形態に係る半導体装置の製造方法を示す平面図。 第２実施形態に係る半導体装置の製造方法を示す平面図。 第２実施形態に係る半導体装置の製造方法を示す平面図。 第３実施形態に対する第１の比較例を示す平面図。 第３実施形態に対する第１の比較例を示す平面図。 第３実施形態に対する第２の比較例を示す平面図。 第３実施形態に係る半導体装置の製造方法を示す平面図。 第３実施形態に係る半導体装置の製造方法を示す平面図。 第３実施形態に係る半導体装置の製造方法を示す平面図。 第３実施形態に係る半導体装置の製造方法を示す平面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第４実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図。 第６実施形態に係る半導体装置の製造方法を示す平面図。 第７実施形態に係る半導体装置の製造方法を示す平面図。 第８実施形態に係る半導体装置の製造方法を模式的に示す平面図および工程断面図。 第８実施形態に係る半導体装置の回路構成を簡略化して模式的に示す図。

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１を参照しつつ説明する。図１は、本実施形態に係る半導体装置を示す平面図である。

本実施形態においては、通常のリソグラフィ工程で形成されるパターンピッチよりも微細なパターンピッチからなるとともに、コンタクト部との合わせずれに対する裕度（合わせ余裕）も向上されており、かつ、無駄なスペース（エリアペナルティ）が小さいパターンからなる配線を具備する半導体装置について説明する。

図１には、本実施形態に係る半導体装置１が備える集積回路の配線パターン２を示す。図１に示すように、本実施形態の半導体装置１においては、図示しないメモリセル部から引き出された第１の配線としての各下層配線パターン３が、それらが並べられている方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されて、半導体基板４上の所定の層内に複数本設けられている。そして、隣接する各下層配線パターン３の一端部である終端部３ａ同士は、各下層配線パターン３が並べられている方向と直交する方向において互いにずらされた位置に配置されている。すなわち、各下層配線パターン３の終端部３ａは、各下層配線パターン３の長手方向に対して直交する方向において互いに重ならないように、各下層配線パターン３の長手方向に沿って互いにずらされた位置で各下層配線パターン３上に配置されている。より具体的には、各下層配線パターン３の終端部３ａは、各下層配線パターン３の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成されている。

また、図１に示すように、半導体装置１の第１の配線３が設けられている層と同じ層には、第１の配線とは異なる複数本の第２の配線５からなる配線パターン２も設けられている。これら各第２の配線としての各下層配線パターン５も各下層配線パターン３と同様に形成されている。すなわち、図示しないメモリセル部から引き出された各下層配線パターン５は、それらが並べられている方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されて、各下層配線パターン３と同じ層に設けられている。そして、隣接する各下層配線パターン５の一端部である終端部５ａ同士は、各下層配線パターン５が並べられている方向と直交する方向において互いにずらされた位置に配置されている。すなわち、各下層配線パターン５の終端部５ａは、各下層配線パターン５の長手方向に対して直交する方向において互いに重ならないように、各下層配線パターン５の長手方向に沿って互いにずらされた位置で各下層配線パターン５上に配置されている。より具体的には、各下層配線パターン５の終端部５ａは、各下層配線パターン５の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成されている。

なお、本実施形態においては、各下層配線パターン５は、各下層配線パターン３と対をなして、かつ、各下層配線パターン３の長手方向と並行な方向に沿って延ばされて形成されている。それとともに、各下層配線パターン５の終端部５ａは、各下層配線パターン３の終端部３ａに対してそれぞれ所定の間隔を空けられて対向して配置されている。本実施形態においては、各下層配線パターン５の終端部５ａと各下層配線パターン３の終端部３ａとの間隔は、全て等しい大きさに設定されていることとする。したがって、本実施形態においては、各下層配線パターン５の終端部５ａと各下層配線パターン３の終端部３ａとの対が、各下層配線パターン５および各下層配線パターン３の長手方向を斜めに横切る方向に沿って一直線状に並ぶように配置されている。

また、各下層配線パターン３の終端部３ａ上には、各下層配線パターン３と各下層配線パターン３が設けられている層の上層に設けられている図示しない複数本の上層配線とを電気的に接続する、第１のコンタクト部としての第１のコンタクトホールパターン（第１のコンタクトプラグ）６がそれぞれ１個ずつ設けられている。同様に、各下層配線パターン５の終端部５ａには、各下層配線パターン５と各下層配線パターン５が設けられている層の上層に設けられている図示しない他の複数本の上層配線とを電気的に接続する、第２のコンタクト部としての第２のコンタクトホールパターン（第２のコンタクトプラグ）７がそれぞれ１個ずつ設けられている。当然のことながら、これら各第１のコンタクトプラグ６および各第２のコンタクトプラグ７も、各下層配線パターン３および各下層配線パターン５の長手方向を斜めに横切る方向に沿って一直線状に並ぶように配置されている。

前述したように、各下層配線パターン５および各下層配線パターン３は、各第１のコンタクトプラグ６および各第２のコンタクトプラグ７を介して、図示しない各上層配線（各上層配線パターン）と電気的に接続されている。また、図示は省略するが、これら各上層配線パターンの一端部である終端部も、それら各上層配線パターンの長手方向を斜めに横切る方向に沿って一直線状に並ぶように配置されている。それとともに、各上層配線パターンは、図示しない周辺回路部（コア部）に電気的に接続されている。したがって、メモリセル部から引き出された各下層配線パターン３および各下層配線パターン５は、各第１のコンタクトプラグ６および各第２のコンタクトプラグ７ならびに各上層配線パターンを介して、それらが設けられている層の上層において、周辺回路部まで引き出されて電気的に接続されている。

以上説明したように、この第１実施形態によれば、各下層配線パターン３および各下層配線パターン５を前述した配線パターンとすることにより、各下層配線パターン３および各下層配線パターン５と各第１のコンタクトプラグ６および各第２のコンタクトプラグ７との位置合わせの裕度（位置合わせマージン）を大きくすることができる。それとともに、基板４上、特にメモリセル部からの引き出し部に不要なデッドスペースが形成されるおそれが殆ど無くなり、エリアペナルティを大幅に低減させることができる。すなわち、基板４の上を略全面的に配線形成領域として有効に利用することができる。なお、この基板４上のスペースを有効利用できる点については、後述する第３実施形態において図５〜図７を参照しつつ詳しく説明する。

このように、この第１実施形態に係る半導体装置１においては、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られている。したがって、本実施形態に係る半導体装置１は、さらなる微細化、高集積化、およびコンパクト化にも十分に対処することができる。具体的には、前述した配線パターンを有する半導体装置１によれば、さらなる微細化、高集積化、およびコンパクト化にも適応可能なＬＳＩを製造することが可能となる。

（第２の実施の形態）
次に、本発明に係る第２実施形態を図２〜図４を参照しつつ説明する。図２〜図４は、それぞれ本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第１実施形態に係る半導体装置１が備える集積回路の配線パターン２を形成する方法について簡潔に説明する。

図２および図３には、本実施形態に係るリソグラフィ工程で用いる転写パターン１１を示す。前述した第１実施形態に係る半導体装置１が備える集積回路の配線パターン２を、いわゆる側壁残しプロセスによって形成するために、第２の膜としての犠牲膜からなる複数本の線形状のダミー配線パターン１２を図２に示すように形成する。具体的には、各ダミー配線パターン１２を、それぞれの終端部１２ａが各ダミー配線パターン１２の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成する。各ダミー配線パターン１２の周りには、それらを側部から覆って側壁膜としての側壁残しパターン１３が形成されている。各側壁残しパターン１３は、いわゆる閉じたループパターンに形成されている。

これら閉ループパターンに形成された各側壁残しパターン１３を切断して、いわゆる開いたパターンに形成するために、リソグラフィ工程に用いる各レジスト膜（レジストパターン）１４を図３に示す形状に形成する。これら各レジストパターン１４は、後述する第１の配線３を形成するための第１の配線形成用レジスト膜である。具体的には、各側壁残しパターン１３の各レジストパターン１４により覆われる領域と各側壁残しパターン１３の各レジストパターン１４から露出する領域との境界部が、各側壁残しパターン１３の一端部である終端部１３ａ付近において各側壁残しパターン１３の長手方向を斜めに横切る方向に沿って一直線状に並ぶように各レジストパターン１４を設ける。

その際、各側壁残しパターン１３の各レジストパターン１４により覆われる領域と各側壁残しパターン１３の各レジストパターン１４から露出する領域との境界部が、各ダミー配線パターン１２の一端部である終端部１２ａ上に位置するように各レジストパターン１４を設ける。すなわち、各ダミー配線パターン１２の終端部１２ａおよび各側壁残しパターン１３の終端部１３ａを露出するように、各ダミー配線パターン１２および各側壁残しパターン１３を覆って各レジストパターン１４を設ける。あるいは、各レジストパターン１４の間のスペースパターンが、各ダミー配線パターン１２の終端部１２ａおよび各側壁残しパターン１３の終端部１３ａ上に位置するとともに、各ダミー配線パターン１２および各側壁残しパターン１３の長手方向を斜めに横切るように各レジストパターン１４を設ける。

その後、所定のリソグラフィ工程等を経て、第１実施形態において参照した図１に示す配線パターン２からなる各第１の配線３および各第２の配線５を形成する。続けて、これら各第１の配線３および各第２の配線５を形成したのと同様の工程を経ることにより、それら第１および第２の各配線３，５の上層に、図４に示す配線パターン１７からなる各第３の配線１５および各第４の配線１６を形成する。これにより、図４に示す集積回路の配線パターン２，１７を備える半導体装置１を得る。

なお、図４においては、各第１の配線３および各第２の配線５のみならず、図１において図示を省略した各上層配線（各上層配線パターン）としての各第３の配線１５および各第４の配線１６を図示する。各第３の配線１５は、各第１の配線３の長手方向に対して交差する方向に設けられている。より具体的には、各第３の配線１５は、各第１の配線３の長手方向に対して直交する方向に沿って長く延ばされて設けられている。また、各第３の配線１５は、それらの一端部である終端部１５ａにおいて、各第１のコンタクトプラグ６を介して各第１の配線３の終端部１５ａに電気的に接続されている。同様に、各第４の配線１６も、各第２の配線５の長手方向に対して直交する方向に沿って長く延ばされて設けられている。各第４の配線１６も、それらの一端部である終端部１６ａにおいて、各第２のコンタクトプラグ７を介して各第２の配線５の終端部５ａに電気的に接続されている。さらに、各第３の配線１５と各第４の配線１６とは、各第１のコンタクトプラグ６および各第２のコンタクトプラグ７を間に挟んで、互いに１８０°反対方向に向けて長く延ばされて設けられている。それとともに、各第３の配線１５および各第４の配線１６は、集積回路の配線パターン２の上層の配線パターン１７を構成している。

以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態では、各ダミー配線パターン１２の終端部１２ａを、各第１の配線３および各第３の配線５からなる実際の配線パターン２，１７に対して斜めに配置する。それとともに、閉ループパターンとして形成された各側壁残しパターン１３を切断して開いたパターンに形成するために、各レジストパターン１４の縁部の一部を、図３に示す前述した斜めのパターンとする。これにより、各側壁残しパターン１３と側壁膜切断パターンとしての各レジストパターン１４との合わせ裕度を大きくすることができる。すなわち、通常のリソグラフィ工程における解像限界よりも微細なパターンからなる配線を形成する側壁残しプロセスを用いて、上下層の各配線とコンタクトプラグとの合わせ余裕が大きく、かつ、エリアペナルティの小さなＬＳＩ（半導体装置）を、効率よく、かつ、容易に製造することができる。ひいては、図４に示す集積回路の配線パターン２，１７を備える半導体装置１を製造する際の、製造プロセス全体におけるプロセスマージンを向上させることが可能となる。

また、図４に示すように、各第１の配線３と各第２の配線５とを、それぞれ斜めのスペースパターンを有する１対のレジストパターン１４で一括して成形するので、形成が容易であるとともに工程が増えるおそれが殆どない。これは、前述したように、第３の配線１５と第４の配線１６とについても同様である。

このように、この第２実施形態に係る半導体装置の製造方法によれば、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られている半導体装置を効率よく、かつ、容易に製造することができる。すなわち、本実施形態に係る半導体装置の製造方法によれば、さらなる微細化、高集積化、およびコンパクト化にも十分に対処することができる半導体装置１を効率よく、かつ、容易に製造することができる。具体的には、本実施形態に係る半導体装置の製造方法によれば、前述した配線パターン２，１７を有する半導体装置１として、さらなる微細化、高集積化、およびコンパクト化にも適応可能なＬＳＩを効率よく、かつ、容易に製造することが可能となる。

なお、本実施形態で説明した半導体装置１の製造方法は、後述する第４実施形態においてより詳しく説明する。

（第３の実施の形態）
次に、本発明に係る第３実施形態を図５〜図１１を参照しつつ説明する。図５および図６は、本実施形態に対する第１の比較例を示す平面図である。図７は、本実施形態に対する第２の比較例を示す平面図。図８〜図１１は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第１および第２の各実施形態において説明した、半導体装置１が備える集積回路の配線パターン２，１７の形成方法について、より詳しく説明する。

先ず、本実施形態を説明するのに先立って、主に図５〜図７を参照しつつ、第１および第２の比較例に係る半導体装置の製造方法について説明する。

第２実施形態において説明したように、例えば図４に示すような配線パターン２を形成するためには、先ず各ダミー配線パターン１２の周囲に各側壁残しパターン１３を形成した後、各ダミー配線パターン１２を基板４上から剥離して各側壁残しパターン１３のみを基板４上残さなければならない。ところが、各側壁残しパターン１３は、前述したように閉ループパターンとして形成されるので、各側壁残しパターン１３を開いたパターンに形成するためには、例えば各側壁残しパターン１３の終端部１３ａを少なくとも１箇所で切断しなければならない。

この際、例えば図５に示すように、各ダミー配線パターン１２の終端部１２ａおよび各側壁残しパターン１３の終端部１３ａ付近において、各ダミー配線パターン１２および各側壁残しパターン１３をそれらの長手方向と直交する方向に沿って横切るように各レジストパターン１４を設けるとする。そして、これら回路パターンの基礎となる各ダミー配線パターン１２および各側壁残しパターン１３の終端部１２ａ，１３ａを、それらの長手方向に対して垂直に切断する。すると、このような各側壁残しパターン１３に基づいて基板４上の所定の層間絶縁膜２３内に形成される各第１の配線３（各第３の配線５）は、図６に示すように、長手方向の長さが略等しいとともに、各終端部３ａ（５ａ）が各第１の配線３（各第３の配線５）をそれらの長手方向と直交する方向に沿って一直線状に横切る位置に形成されたパターンとなる。

このようなパターンからなる各第１の配線３（各第３の配線５）の各終端部３ａ（５ａ）上にそれぞれ第１のコンタクトプラグ６（第２のコンタクトプラグ７）を設けるとする。すると、背景技術において説明したように、各第１の配線３（各第３の配線５）と各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）との間に合わせずれが生じた場合、隣接する各第１の配線３（各第３の配線５）同士が各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）を介して短絡（ショート）する危険性が高くなる。

また、このような危険性を回避するために、図７に示すように、各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）を各第１の配線３（各第３の配線５）の長手方向に対して斜めに横切る方向に沿って一直線状に並べて、各第１の配線３（各第３の配線５）上に配置する技術も既に考えられている。これにより、各第１の配線３（各第３の配線５）と各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）との間の合わせずれの裕度（マージン）を大きくすることができる。ところが、図７に示すような配線パターンでは、背景技術において説明したように、各第１の配線３（各第３の配線５）のうち、第１のコンタクトプラグ６（第２のコンタクトプラグ７）が終端部３ａ（５ａ）に設けられた第１の配線３（第３の配線５）を除いて、第１のコンタクトプラグ６（第２のコンタクトプラグ７）が各第１の配線３（各第３の配線５）の他端部である始端部３ｂ（５ｂ）や、第１のコンタクトプラグ６（第２のコンタクトプラグ７）が各第１の配線３（各第３の配線５）の中間部に設けられた各第１の配線３（各第３の配線５）では、各第１の配線３（各第３の配線５）の各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）から先の部分が回路上不要な部分として形成されてしまう。ひいては、基板４上の各第１の配線３（各第３の配線５）が設けられている領域（配線形成流域）のうち、第１のコンタクトプラグ６（第２のコンタクトプラグ７）が終端部３ａ（５ａ）に設けられた第１の配線３（第３の配線５）が形成されている領域を除いて、各第１の配線３（各第３の配線５）の各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）から先の領域全体が無駄（不要）な領域となってしまう。

具体的には、図７中破線で囲んで示す領域が、基板４上のデッドスペース（エリアペナルティ）となってしまう。そして、前述した配線パターンでは、配線の本数が増えるに連れて、基板４上のデッドスペース（エリアペナルティ）が大きくなってしまう。すなわち、各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）を各第１の配線３（各第３の配線５）の長手方向に対して斜めに横切る方向に沿って並べて設ける配線パターンでは、半導体装置のさらなる微細化、高集積化、およびコンパクト化を阻害するおそれが極めて高くなってしまう。

本実施形態は、それらのような背景技術における問題をまとめて回避するためになされたものである。以下、本実施形態に係る集積回路の配線パターンの形成方法（半導体装置の製造方法）について説明する。具体的には、各第１の配線３（各第３の配線５）と各第１のコンタクトプラグ６（各第２のコンタクトプラグ７）との間の合わせずれの裕度（マージン）の向上と、基板４上のエリアペナルティの低減とを両立できる集積回路の配線パターンの形成方法（半導体装置の製造方法）について説明する。

先ず、図８に示すように、前述した第２実施形態と同様に、各ダミー配線パターン１２および各側壁残しパターン１３を、それぞれの終端部１２ａ，１３ａが各ダミー配線パターン１２および各側壁残しパターン１３の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成する。それとともに、各ダミー配線パターン１２および各側壁残しパターン１３を、それぞれの終端部１２ａ，１３ａを間に挟んで互いに１８０°反対方向に向けて長く延ばして形成する。

次に、図９に示すように、同じく前述した第２実施形態と同様に、通常のリソグラフィ工程により、各側壁残しパターン１３の各レジストパターン１４により覆われる領域と各側壁残しパターン１３の各レジストパターン１４から露出する領域との境界部が、各側壁残しパターン１３の一端部である終端部１３ａ付近において各側壁残しパターン１３の長手方向を斜めに横切る方向に沿って一直線状に並ぶように各レジストパターン１４を設ける。この際、各側壁残しパターン１３の各レジストパターン１４により覆われる領域と各側壁残しパターン１３の各レジストパターン１４から露出する領域との境界部が、各ダミー配線パターン１２の一端部である終端部１２ａ上に位置するように各レジストパターン１４を設ける。すなわち、各ダミー配線パターン１２の終端部１２ａおよび各側壁残しパターン１３の終端部１３ａを露出するように、各ダミー配線パターン１２および各側壁残しパターン１３を覆って各レジストパターン１４を設ける。あるいは、各レジストパターン１４の間のスペースパターンが、各ダミー配線パターン１２の終端部１２ａおよび各側壁残しパターン１３の終端部１３ａ上に位置するとともに、各ダミー配線パターン１２および各側壁残しパターン１３の長手方向を斜めに横切るように各レジストパターン１４を設ける。

この後、各ダミー配線パターン１２および各側壁残しパターン１３の各レジストパターン１４から露出している部分をエッチングにより除去する。これにより、各ダミー配線パターン１２の側部に、実際の配線パターンである各第１の配線３（各第３の配線５）と略同じパターンからなる各側壁残しパターン１３を形成する。続けて、基板４上に残された各ダミー配線パターン１２を基板４上から剥離した後、各側壁残しパターン１３をマスクとしてその下地膜である所定の被加工膜をエッチングする。これにより、図１０に示すように、前述した第１および第２の各実施形態と同様の配線パターンからなる各第１の配線３および各第３の配線５を基板４上に設けることができる。すなわち、各終端部３ａ，５ａを間に挟んで互いに１８０°反対方向に向けて長く延ばされてとともに、各終端部３ａ，５ａが互いに所定の間隔ずつ離間されて対向配置されており、かつ、各終端部３ａ，５ａが長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成された各第１の配線３および各第３の配線５を、基板４上に設けることができる。

次に、図１１に示すように、各第１の配線３および各第３の配線５を覆って基板４上に上層配線形成用の層間絶縁膜２４を設ける。続けて、各第１の配線３および各第３の配線５の各終端部３ａ，５ａ上に、各第１のコンタクトプラグ６および各第２のコンタクトプラグ７をそれぞれ設ける。続けて、図示は省略するが、各第１の配線３および各第３の配線５が設けられている層の上層に、第２実施形態において説明した配線パターンを有する上層配線パターンとしての各第３の配線および各第４の配線を設ける。これにより、図１１に示すように、図示しないメモリセル部からの引き出し配線パターン２を形成する。すなわち、図１１に示す所望の配線パターンを備える半導体装置１を得る。

以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、図１１に示すように、本実施形態によれば、図７に示す背景技術に係る配線パターンと異なり、各第１の配線３の終端部３ａ（各第１のコンタクトプラグ６）より先の部分の領域に、各第１の配線３に対向させて各第２の配線５を設けることができる。すなわち、各第１の配線３の終端部３ａより先の部分の領域を、他の配線や回路等を形成するための領域として有効利用することができる。また、本実施形態においては、各第１の配線３の終端部３ａより先の部分の領域に複数本の第２の配線５を設けたが、必ずしもこれら各第２の配線５を設ける必要はない。各第１の配線３の終端部３ａより先の部分の領域に第２の配線５などの他の配線や回路等を形成しない場合には、その領域を設計段階から予め縮小あるいは省いてしまっても構わない。これにより、基板４上、ひいては半導体装置１内の無駄なスペースを省くことができる。このように、本実施形態によれば、背景技術と異なり、半導体装置１のさらなる微細化、高集積化、およびコンパクト化を図ることができる。なお、前述した第２の各実施形態と同様に、本実施形態で説明した半導体装置１の製造方法は、次の第４実施形態においてより詳しく説明する。

（第４の実施の形態）
次に、本発明に係る第４実施形態を図１２〜図２２を参照しつつ説明する。図１２〜図２２は、本実施形態に係る半導体装置の製造方法を示す平面図および工程断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第２および第３の各実施形態において簡単に説明した、第１実施形態に係る半導体装置の製造方法について詳しく説明する。具体的には、半導体装置１が備える集積回路の配線パターンの形成方法について詳しく説明する。本実施形態では、いわゆる側壁残しプロセスにおいてハードマスクとスリミング工程とを組み合わせることにより、所望の配線パターンを形成する。なお、本実施形態においては、前述した第１〜第４の各配線３，５，１５，１６のうち、各第１の配線３および各第３の配線１５を形成するものとして説明する。各第２の配線５および各第４の配線１６は、第１〜第４の各配線３，５，１５，１６の各終端部３ａ，５ａ，１５ａ，１６ａを対称中心として、各第１の配線３および各第３の配線１５に対して対称な配線パターンと形成される以外は各第１の配線３および各第３の配線１５と略同じなので、その形成方法の説明を省略する。

先ず、図１２（ａ），（ｂ）に示すように、半導体基板４上に設けられた各第１の配線の材料となる、第１の膜としての導電層（導電材料、電極材料）３の表面を全面的に覆ってその上に、被加工膜としての犠牲膜１２を設ける。本実施形態においては、犠牲膜としてハードマスク１２を用いる。このハードマスク１２は、前述した第２および第３の各実施形態において説明した各ダミー配線パターンとなる。続けて、ハードマスク１２を覆っての表面を全面的に覆ってその上に、レジスト膜８を設ける。続けて、リソグラフィ工程によりこのレジスト膜８を加工して、いわゆるライン＆スペースパターンとなるレジストパターン８を形成する。本実施形態においては、各レジストパターン８は、それらが並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。なお、図１２（ｂ）は、図１２（ａ）中破断線Ｘ１−Ｘ１’に沿って示す断面図である。

次に、図１３（ａ），（ｂ）に示すように、エッチングにより各レジストパターン８を縮小させる。この工程は、通常スリミングと呼ばれている。このスリミングの手法としては、例えば等方性エッチングの一種であるケミカル・ドライ・エッチング（Chemical Dry Etching：ＣＤＥ）工程により各レジストパターン８を細くする手法がある。あるいは、例えば異方性エッチングの一種である反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法により各レジストパターン８の下の図示しない反射防止膜をエッチングする際に、そのエッチング時間をオーバー気味にするなどしてスリミング量を調節することにより、所望の大きさからなる各レジストパターン８に形成する手法がある。なお、図１３（ｂ）は、図１３（ａ）中破断線Ｘ２−Ｘ２’に沿って示す断面図である。

次に、図１４（ａ），（ｂ）に示すように、スリミング工程を経た各レジストパターン８をマスクとしてハードマスク１２をエッチングする。このエッチング工程においては、ＲＩＥ法（異方性エッチング）が一般的に用いられる。続けて、各レジストパターン８をハードマスク１２上から剥離する。なお、図１４（ｂ）は、図１４（ａ）中破断線Ｘ３−Ｘ３’に沿って示す断面図である。

次に、図１５（ａ），（ｂ）に示すように、各ハードマスク１２の側部を覆って、前述した第２および第３の各実施形態において説明した各側壁残しパターンとなる側壁材料１３を導電層３の上に全面的に堆積させる。この側壁材料１３を堆積させる手法としては、ＣＶＤ法やスパッタリング法などが一般的に用いられる。続けて、導電層３の上に全面に堆積された側壁材料１３を、例えばＲＩＥ法により全面的にエッチングして、各ハードマスク１２の側部を覆って閉ループパターンからなる各側壁残しパターン１３を個別に形成する。なお、図１５（ｂ）は、図１５（ａ）中破断線Ｘ４−Ｘ４’に沿って示す断面図である。

次に、図１６（ａ），（ｂ）に示すように、等方性エッチングにより導電層３の上から各ハードマスク１２のみを剥離させて除去する。続けて、各側壁残しパターン１３の終端部１３ａの切断工程に入る。なお、図１６（ｂ）は、図１６（ａ）中破断線Ｘ５−Ｘ５’に沿って示す断面図である。

次に、図１７（ａ），（ｂ）に示すように、各側壁残しパターン１３のレジストパターン１４により覆われる領域と各側壁残しパターン１３のレジストパターン１４から露出する領域との境界部が、各側壁残しパターン１３の一端部である終端部１３ａ付近において各側壁残しパターン１３の長手方向を斜めに横切る方向に沿って一直線状に並ぶようにレジストパターン１４を設ける。なお、図１７（ｂ）は、図１７（ａ）中破断線Ｘ６−Ｘ６’に沿って示す断面図である。

次に、図１８（ａ），（ｂ）に示すように、前述した形状からなるレジストパターン１４をマスクとして、各側壁残しパターン１３の終端部１３ａをエッチングにより除去して切断する。この後、レジストパターン１４を導電層３の上から剥離させて除去する。なお、図１８（ｂ）は、図１８（ａ）中破断線Ｘ７−Ｘ７’に沿って示す断面図である。

次に、図１９（ａ），（ｂ）に示すように、各終端部３ａが切断された各側壁残しパターン１３をマスクとして、導電層３をエッチングする。続けて、導電層３の上から各側壁残しパターン１３を剥離させて除去する。これにより、図１９（ａ）に示すように、基板４上に並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている第１の配線３を、基板４上の所定の層内に複数本設けることができる。なお、図１９（ｂ）は、図１９（ａ）中破断線Ｘ８−Ｘ８’に沿って示す断面図である。

次に、図２０（ａ），（ｂ）に示すように、所望の形状に形成された各第１の配線３を覆って、基板４上に全面的に層間絶縁膜２３を堆積させる。なお、図２０（ｂ）は、図２０（ａ）中破断線Ｘ９−Ｘ９’に沿って示す断面図である。

次に、図２１（ａ），（ｂ）に示すように、各第１のコンタクトプラグ６を、各第１の配線３の終端部３ａの上で層間絶縁膜２３内に埋め込んで設ける。なお、図２１（ｂ）は、図２１（ａ）中破断線Ｘ１０−Ｘ１０’に沿って示す断面図である。

次に、図２２（ａ），（ｂ）に示すように、各第１の配線３および各第１のコンタクトプラグ６を覆って層間絶縁膜２３の表面上に上層の層間絶縁膜２４を設ける。それとともに、この上層の層間絶縁膜２４に、各第１の配線３の終端部３ａの上方から各第１の配線３の長手方向と直交する方向に長く延ばして、上層配線としての第３の配線１５を複数本設ける。各第３の配線１５の終端部１５ａは、各第１の配線３の終端部３ａと各第１のコンタクトプラグ６を介して電気的に接続される位置に形成される。これにより、所望の配線パターンを備える半導体装置１を得る。すなわち、図２２（ａ）に示すように、図示しないメモリセル部から周辺回路部への引き出し配線パターン２，１７を含む所望のパターンからなる集積回路の配線パターンを形成することができる。なお、図２２（ｂ）は、図２２（ａ）中破断線Ｘ１１−Ｘ１１’に沿って示す断面図である。

以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、下層配線としての各第１の配線３のデザインルールに比べて上層配線としての各第３の配線１５のデザインルールに余裕がある場合には、前述した第２実施形態において参照した図４に示す配線パターンとは異なり、各第３の配線１５の終端部１５ａの位置を図２２（ａ）に示す位置に形成しても構わない。すなわち、隣接する１組の第３の配線１５の終端部１５ａ同士が、各第３の配線１５の長手方向に直交する方向において互いに重なる位置に設けられても構わない。

（第５の実施の形態）
次に、本発明に係る第５実施形態を図２３〜図２６を参照しつつ説明する。図２３〜図２５は、本実施形態に係る半導体装置の製造方法を示す平面図および工程断面図である。図２６は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した上層配線としての各第３の配線１５および各第４の配線１６のうち、各第３の配線１５の形成方法について説明する。各第４の配線１６は、第３および第４の各配線１５，１６の各終端部１５ａ，１６ａを対称中心として、各第３の配線１５に対して対称な配線パターンと形成される以外は各第３の配線１５と略同じなので、その形成方法の説明を省略する。

先ず、図２３（ａ），（ｂ）に示すように、各第１の配線３の終端部３ａ上に各第１のコンタクトプラグ６を設けた後、各第３の配線の材料となる導電層（導電材料、電極材料）１５を、各第１の配線３および各第１のコンタクトプラグ６が設けられている層間絶縁膜２３の上層の層間絶縁膜２４内に各第３の配線１５の配線パターンに略沿って設ける。続けて、前述した側壁残しプロセスにより、閉ループパターンからなる各側壁残しパターン１９を各第３の配線となる導電層１５上に略沿って形成する。なお、図２３（ｂ）は、図２３（ａ）中破断線Ｘ１２−Ｘ１２’に沿って示す断面図である。

次に、図２４（ａ），（ｂ）に示すように、各側壁残しパターン１９の終端部１９ａを露出して、各側壁残しパターン１９を覆って上層配線形成用のレジスト膜（レジストパターン）２０を設ける。本実施形態においても、各側壁残しパターン１９は前述した下層の各側壁残しパターン１３と同様に閉ループパターンとして形成されているので、各第１の配線３を形成する場合と同様に、各側壁残しパターン１９の終端部１９ａを切断する必要がある。したがって、図２４（ａ）に示すように、レジストパターン２０は、前述したレジストパターン１４と同様の形状に形成される。すなわち、レジストパターン２０は、各側壁残しパターン１９のレジストパターン２０により覆われる領域と各側壁残しパターン１９のレジストパターン２０から露出する領域との境界部が、各側壁残しパターン１９の一端部である終端部１９ａ付近において各側壁残しパターン１９の長手方向を斜めに横切る方向に沿って一直線状に並ぶようにレジストパターン２０を形成する。なお、図２４（ｂ）は、図２４（ａ）中破断線Ｘ１３−Ｘ１３’に沿って示す断面図である。

次に、図２５（ａ），（ｂ）に示すように、レジストパターン２０をマスクとして各側壁残しパターン１９の終端部１９ａをエッチングにより除去して切断する。続けて、各側壁残しパターン１９を覆って層間絶縁膜２４上に設けられているレジストパターン２０を剥離させて除去する。この後、各終端部１９ａが切断された各側壁残しパターン１９をマスクとして、導電層１５をエッチングする。続けて、導電層１５の上から各側壁残しパターン１９を剥離させて除去する。これにより、図２５（ａ）に示すように、基板４上に並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている第３の配線１５を、各第１の配線３が設けられている層の上層に複数本設けることができる。各第１の配線３は、図２５（ａ）に示すように、各第１の配線３の長手方向に直交する方向に沿って長く延ばされて形成される。なお、図２５（ｂ）は、図２５（ａ）中破断線Ｘ１４−Ｘ１４’に沿って示す断面図である。

以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、図２５（ａ），（ｂ）に示す工程を終えた後、さらに所定の工程を経ることにより、前述した第１実施形態と同様に図２６に示す集積回路の配線パターン２などを備える半導体装置１を得ることができる。

（第６の実施の形態）
次に、本発明に係る第６実施形態を図２７を参照しつつ説明する。図２７は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第１〜第５の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第１〜第５の各実施形態と工程の一部が異なる集積回路の配線パターンの形成方法について説明する。具体的には、第１の配線を形成する際に用いるレジストパターンの形状が、例えば前述した第２、第４、および第５の各実施形態で用いたレジストパターンの形状と異なるレジストパターンを用いる集積回路の配線パターンの形成方法について説明する。

図２７に示すように、本実施形態で用いるレジストパターン２１は、図３、図９、あるいは図１７に示すレジストパターン１４と異なり、各側壁残しパターン１３のレジストパターン２１により覆われる領域と各側壁残しパターン１３のレジストパターン２１から露出する領域との境界部が、各側壁残しパターン１３の一端部である終端部１３ａ付近において各側壁残しパターン１３の長手方向を斜めに横切る方向に沿って一直線状に並ぶようには形成されていない。レジストパターン２１は、各側壁残しパターン１３のレジストパターン２１により覆われる領域と各側壁残しパターン１３のレジストパターン２１から露出する領域との境界部が、各側壁残しパターン１３の一端部である終端部１３ａ付近において各側壁残しパターン１３の長手方向を段階的に斜めに横切るように形成されている。すなわち、レジストパターン２１は、その各側壁残しパターン１３の終端部１３ａ付近の縁部が、図２７に示すように階段状に形成されている。

ただし、各側壁残しパターン１３のレジストパターン２１により覆われる領域と各側壁残しパターン１３のレジストパターン２１から露出する領域との境界部が、各側壁残しパターン１３の長手方向と直交する方向において互いに重ならないように、レジストパターン２１はその各側壁残しパターン１３の終端部１３ａ付近の縁部が、各側壁残しパターン１３の長手方向に沿って互いにずらされて形成されている点においては、図３、図９、あるいは図１７に示すレジストパターン１４と同様である。

以上説明したように、この第６実施形態によれば、前述した第１〜第５の各実施形態と同様の効果を得ることができる。

（第７の実施の形態）
次に、本発明に係る第７実施形態を図２８を参照しつつ説明する。図２８は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第１〜第６の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第６実施形態と同様に、前述した第２、第４、および第５の各実施形態で用いたレジストパターンの形状と異なるレジストパターンを用いる集積回路の配線パターンの形成方法について説明する。

図２８に示すように、本実施形態で用いるレジストパターン２２は、図３、図９、あるいは図１７に示すレジストパターン１４と異なり、各側壁残しパターン１３のレジストパターン２２により覆われる領域と各側壁残しパターン１３のレジストパターン２２から露出する領域との境界部が、各側壁残しパターン１３の一端部である終端部１３ａ付近において各側壁残しパターン１３の長手方向を斜めに横切る方向に沿って一直線状に並ぶようには形成されていない。レジストパターン２２は、各側壁残しパターン１３のレジストパターン２２により覆われる領域と各側壁残しパターン１３のレジストパターン２２から露出する領域との境界部が、各側壁残しパターン１３の一端部である終端部１３ａ付近において各側壁残しパターン１３の長手方向を段階的に斜めに横切るように形成されている。すなわち、レジストパターン２２は、その各側壁残しパターン１３の終端部１３ａ付近の縁部が、図２８に示すように階段状に形成されている。

また、本実施形態のレジストパターン２２は、前述した第６実施形態のレジストパターン２１とも、その形状が若干異なっている。第６実施形態のレジストパターン２１は、各側壁残しパターン１３の終端部１３ａのうち、それぞれの角部だけが露出されるように形成されている。これに対して、本実施形態のレジストパターン２２は、各側壁残しパターン１３の終端部１３ａが殆どすべて露出されるように形成されている。ただし、前述した第６実施形態のレジストパターン２１と同様に、各側壁残しパターン１３のレジストパターン２２により覆われる領域と各側壁残しパターン１３のレジストパターン２２から露出する領域との境界部が、各側壁残しパターン１３の長手方向と直交する方向において互いに重ならないように、レジストパターン２２はその各側壁残しパターン１３の終端部１３ａ付近の縁部が、各側壁残しパターン１３の長手方向に沿って互いにずらされて形成されている点においては、図３、図９、および図１７に示すレジストパターン１４、ならびに第６実施形態のレジストパターン２１と同様である。

以上説明したように、この第７実施形態によれば、前述した第１〜第６の各実施形態と同様の効果を得ることができる。

（第８の実施の形態）
次に、本発明に係る第８実施形態を図２９および図３０を参照しつつ説明する。図２９は、本実施形態に係る半導体装置の製造方法を模式的に示す平面図および工程断面図である。図３０は、本実施形態に係る半導体装置の回路構成を簡略化して模式的に示す図である。なお、前述した第１〜第７の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第１〜第７の各実施形態のいずれかを適用して、トランジスタを含む半導体装置を製造する技術について説明する。より具体的には、第１〜第７の各実施形態のいずれかを適用して、ＮＡＮＤ型フラッシュメモリを製造する技術について説明する。

図２９（ａ），（ｂ）および図３０に示すように、本実施形態の半導体装置は、ＮＡＮＤ型フラッシュメモリ３１である。このフラッシュメモリ３１において、各第１の配線３は、トランジスタ３２の第１のゲート層３３として形成されている。また、各第３の配線１５は、活性化領域パターン３４の上方に設けられるとともに、各第１のゲート層３３に電気的に接続される第１のメタル配線層３５として形成される。各第１のメタル配線層３５は、トランジスタ３２の図示しないビット線となる。当然のことながら、各第１のゲート層３３と各第１のメタル配線層３５とは、各第１のコンタクトプラグ６を介して電気的に接続されている。なお、図２９（ｂ）は、図２９（ａ）中破断線Ｘ−Ｙに沿って示す断面図である。

以上説明したように、この第８実施形態によれば、前述した第１〜第７の各実施形態と同様の効果を得ることができる。また、第１〜第７の各実施形態のいずれかを適用することにより、さらなる微細化、高集積化、およびコンパクト化に十分適可能なＮＡＮＤ型フラッシュメモリ３１を製造することができる。

なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第８の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

例えば、図１２（ａ）に示すレジストパターン８および図１５（ａ）に示す側壁残しパターン１３は、必ずしもそれらが並べられている方向に沿って順番に長くなったり、あるいは短くなったりするように形成されなくても構わない。それら各レジストパターン８および各側壁残しパターン１３は、それらの長さを全て一番長いパターンに併せて形成されても構わない。この場合、それら一律の長さに形成された各レジストパターン８および各側壁残しパターン１３に対して、それぞれ図１７（ａ）に示すレジストパターン１４を用いてエッチング処理を施すことにより、最終的に第４実施形態と同様のパターンからなる複数本の第１の配線３を得ることができる。これは、第１の配線３のみならず、第２〜第４の各配線５，１５，１６についても同様である。

また、本発明に係る半導体装置においては、その内部配線のすべてが本発明に係る半導体装置の製造方法により形成される必要は無い。すなわち、本発明に係る半導体装置においては、その内部配線の全てが前述した本発明に係る配線パターンに形成されていなくともよい。本発明に係る半導体装置においては、その内部配線の１部に、少なくとも複数本の第１の配線３を含んでいればよい。

また、本発明に係る半導体装置は、その内部配線のすべてが前述した１層構造、あるいは下層配線層と上層配線層との２層構造に形成される必要は無い。第３および第４の各配線１５，１６を、第１および第２の各配線３，５よりも２層以上上層に引き出して、いわゆる多層配線構造に形成しても構わない。

また、第２の配線５、第３の配線１５、および第４の配線１６は必ずしも設ける必要はない。少なくとも前述したパターンからなる第１の配線３が複数本設けられていれば良い。例えば、第３実施形態において説明したように、基板４上に第１の配線３の配線３のみしか形成しない場合には、各第１のコンタクトプラグ６より先の部分の配線を形成する必要が無くなる。ひいては、基板４上における各第１の配線３の終端部３ａ（各第１のコンタクトプラグ６）より先の部分の領域を省略することができる。また、例えば第２実施形態に係る方法で第１〜第４の各配線３，５，１５，１６を基板４上に設ける場合には、基板４上に無駄なスペースを形成するおそれが殆ど無くなる。このように、本発明によれば、半導体装置１のさらなる微細化、高集積化、およびコンパクト化を図ることができるように、形成すべき配線や回路のパターンに応じて、基板４上、ひいては半導体装置１内のスペースを適正に有効利用することができる。

また、各第１の配線３と各第３の配線１５、および各第２の配線５と各第４の配線１６とは、全てが必ずしも直交して設けられる必要は無い。各第１の配線３と各第３の配線１５、および各第２の配線５と各第４の配線１６とは、それぞれの一部の配線同士が互いに直交して設けられても構わない。同様に、各第１の配線３と各第２の配線５、および各第３の配線１５と各第４の配線１６とは、全てが必ずしも互いに対向して、かつ、１８０°反対方向に向かって延びるように設けられる必要は無い。各第１の配線３と各第２の配線５、および各第３の配線１５と各第４の配線１６とは、それぞれの一部の配線同士が互いに対向して、かつ、１８０°反対方向に向かって延びるように設けられても構わない。また、各第１の配線３と各第２の配線５、および各第３の配線１５と各第４の配線１６とは、全てが必ずしも互いに対向して同じ本数ずつ設けられる必要は無い。同様に、各第１の配線３と各第３の配線１５、および各第２の配線５と各第４の配線１６とも、全てが必ずしも互いに対向して同じ本数ずつ設けられる必要は無い。例えば、第２の配線５は、各第１の配線３のうちの一部の配線に対応して設けられても構わない。あるいは、第３の配線１５も、各第１の配線３のうちの一部の配線に対応して設けられても構わない。このように、第１〜第４の各配線３，５，１５，１６は、それぞれが引き出される方向や本数に応じて適宜、適正に配置されればよい。

また、第１および第２の各配線３，５上に設けられる各コンタクトプラグ６，７は、必ずしも１個とは限らない。各コンタクトプラグ６，７は、第１または第２の各配線３，５の少なくとも終端部３ａ，５ａに１個設けられていれば、第１または第２の各配線３，５の始端部や中間部も含めて、第１または第２の各配線３，５上に複数個ずつ設けられていても構わない。また、第１および第２の各配線３，５上に設けられる各コンタクトプラグ６，７の数は、それぞれの配線１本ごとに異なっていても構わないのはもちろんである。さらに、第３の配線１５と電気的に接続されない第１の配線３や、第４の配線１６と電気的に接続されない第２の配線５の上には、各コンタクトプラグ６，７を設けなくとも構わないのはもちろんである。

また、前述した第１〜第７の各実施形態において参照した図１〜図２９においては、図面を見易くするために、第１〜第４の各配線３，５，１５，１６や第１および第２の各コンタクトプラグ６，７の周りのバリアメタル膜の図示を省略した。実際に製造される半導体装置においては、第１〜第４の各配線３，５，１５，１６や第１および第２の各コンタクトプラグ６，７の周りを、それらの材質に応じて適宜、適正な材質からなるバリアメタル膜により覆っても構わないのはもちろんである。

さらに、本発明に係る半導体装置の製造方法により製造される半導体装置は、ＬＳＩやＮＡＮＤ型フラッシュメモリには限定されない。本発明に係る半導体装置の製造方法は、例えばロジックデバイス等、ＬＳＩや各種メモリ以外にも、その他様々な半導体装置の製造工程に適用することができる。当然、本発明に係る半導体装置は、ＬＳＩや各種メモリ以外の様々な半導体装置に適用され得る。

１…ＬＳＩ（半導体装置）、３…第１の配線（導電材料、電極材料、導電層、第１の膜）、３ａ…第１の配線の終端部（第１の配線の一端部）、４…半導体基板（基板）、５…第１の配線、５ａ…第２の配線の終端部（第２の配線の一端部）、６…第１のコンタクトプラグ（第１のコンタクトホールパターン、第１のコンタクト部）、７…第２のコンタクトプラグ（第２のコンタクトホールパターン、第２のコンタクト部）、１２…ダミー配線パターン（犠牲膜、第２の膜）、１３，１９…側壁残しパターン（側壁膜）、１４，２１，２２…レジストパターン（レジスト膜、第１の配線形成用レジスト膜、第１の膜の表面上で各側壁膜を覆うレジスト膜）、１５…第３の配線（導電材料、電極材料、導電層）、１６…第４の配線、３１…ＮＡＮＤ型フラッシュメモリ（半導体装置）、３２…トランジスタ（半導体装置）、３３…第１のゲート層（第１の配線）、３５…第１のメタル配線層（第３の配線）

Claims (8)

1. 基板上の所定の層内に複数本並べられて設けられているとともに、並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部が前記並べられた方向と直交する方向において互いにずれた位置に配置され、端部の形状が、長手方向を斜めに横切る方向に沿っている第１の配線を具備することを特徴とする半導体装置。
2. 前記各第１の配線が設けられている前記所定の層において前記各第１の配線のうち所定の前記第１の配線と対をなして第２の配線が複数本並べられて設けられているとともに、前記各第２の配線の一端部が前記所定の第１の配線の前記一端部に対してそれぞれ所定の間隔を空けられて対向して配置されており、かつ、隣接する前記各第２の配線の前記一端部が前記各第２の配線が並べられた方向と直交する方向において互いにずれた位置に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記各第１の配線および前記各第２の配線のうち、少なくとも所定の複数本の前記第１の配線の前記一端部上には、前記各所定の第１の配線と前記所定の層の上層に設けられている複数本の第３の配線とを電気的に接続する第１のコンタクト部が少なくとも１個ずつ設けられていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記各第１の配線および前記各第２の配線のうち、所定の複数本の前記第２の配線の前記一端部上にも、前記各所定の第２の配線と前記所定の層の上層に設けられている前記各第３の配線とは異なる複数本の第４の配線とを電気的に接続する第２のコンタクト部が少なくとも１個ずつ設けられていることを特徴とする請求項３に記載の半導体装置。
5. 前記各第３の配線は、前記各第１の配線の長手方向に対して交差する方向に延伸するように設けられていることを特徴とする請求項３または４に記載の半導体装置。
6. 前記各第４の配線は、前記各第２の配線の長手方向に対して交差する方向に延伸するように設けられていることを特徴とする請求項４または５に記載の半導体装置。
7. 前記第１および第２の各配線はそれぞれトランジスタのゲート層として形成されているとともに、前記第３および第４の各配線はそれぞれ前記各ゲート層に電気的に接続されるメタル配線層として形成されていることを特徴とする請求項４〜６のうちのいずれかに記載の半導体装置。
8. 前記第１〜第４の各配線ならびに前記第１および第２の各コンタクト部は、それぞれＮＡＮＤ型フラッシュメモリの一部を構成していることを特徴とする請求項４〜６のうちのいずれかに記載の半導体装置。

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