JP2008046968A - 情報処理装置およびその制御方法 - Google Patents

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Abstract

【課題】複数の情報処理部を有する情報処理装置において、複数の情報処理部を相互接続する相互接続部で、一の情報処理部の交換後の位相調整に要される時間を効果的に短縮可能な構成を提供することを目的とする。
【解決手段】複数の情報処理部の内の一の情報処理部の電源供給が断たれた場合にこれを検知し、対応する位相調整手段を初期化するようにした。
【選択図】図3

Description

本発明は情報処理装置およびその制御方法に係り、特に複数の情報処理部を有しかつその各々について位相調整手段が設けられてなる情報処理装置およびその制御方法に関する。
例えば複数の集積回路(LSI回路等)の間でデータ伝送を行うデータ伝送システムにおいて、その受信側でフリップフロップ回路素子等を使用してデータ信号およびクロック信号(すなわちタイミング信号)を受信し、クロック信号のタイミングでデータ信号を取り込む構成が知られている(特許文献1参照)。
この場合、当該フリップフロップ回路素子において受信データ信号を正しく取り込むためには、クロック信号のセットアップタイムおよびホールドタイムを避けた所定のタイミングでデータ信号の入力を行う必要がある。このためデータ信号とクロック信号相互間の位相が所定の条件を満たすような制御を行う必要がある。その目的のために信号の受信部に位相調整手段を設ける方法が知られている。
この位相調整手段では、その位相調整動作によって受信データ信号と受信クロック信号相互間の位相を調整するため、受信データ信号およびクロック信号のいずれかの位相を遅らせる動作を行う。そしてこのようにして両者間の位相関係が所定の条件を満たすものとなった後、前記フリップフロップ回路素子による実際のデータ信号の取り込み動作が開始される。
なおこのような受信側LSI回路等における位相調整動作はデータ伝送中も常に行われる。この位相調整動作は伝送状態が安定している間には微小な位相のずれの調整を行えばよいのに対し、例えば送信側LSI回路の電源投入時のいわゆる初期位相調整時には伝送状態が安定する状態まで遷移するのにある程度の時間を要する場合があった。
特開2000−163963号公報
本発明は上記状況に鑑みてなされたものであり、複数の情報処理部を有しかつその各々について位相調整手段が設けられてなる情報処理装置において、一の情報処理部の交換等を行うような場合、当該交換後になされる初期位相調整処理に要する時間を効果的に短縮可能な構成を提供することを目的とする。
本発明では複数の情報処理部の内の一の情報処理部の電源が落とされた際、これらを相互に接続する相互接続部の対応する位相調整手段に電源断信号を送信し、この電源断信号の送信を受けて当該一の情報処理部の位相調整手段が初期化されるようにした。
このように構成することにより、一の情報処理部の交換時等には、当該情報処理部に係る電源断信号により、相互接続部中の対応する位相調整手段が初期化される。
本発明によれば、一の情報処理部の交換時等において、当該情報処理部に係る電源断信号によって相互接続部中の対応する位相調整手段が初期化される。このように対応する位相調整手段が個別的に初期化されるため、相互接続部本体の電源を落とす必要が無く、しかもこの位相調整手段の初期化を行うことにより当該情報処理部の交換後の初期位相調整に要される時間を効果的に短縮可能である。
以下、図とともに本発明の実施例について詳細に説明する。
ここでは、複数の集積回路(LSI回路等)の間でデータ伝送を行うデータ伝送システムにおいて、送信側LSI回路が搭載されたボードを交換する場合を想定する。このような場合、ボード交換後の送信側LSI回路の電源投入時に実行される受信側LSI回路での初期位相調整では、当該ボード交換前の位相調整状態がその初期状態とされる。
その結果、一旦位相調整状態が初期化された状態から位相調整を行う場合に比し、従来はより多くの時間を要する場合があった。そのような場合、ボードの交換後の電源投入から実際のデータ伝送の状態が安定するまでに要する時間が増加してしまう。
なお、例えば上記位相調整状態の初期化では、位相調整量(すなわち遅延量)の調整可能範囲(以下、「位相調整範囲」と称する)の中央値を、位相調整動作の初期状態として設定する動作が自動的に実行されるものとする。その結果実際の位相調整動作において、最大でも位相調整範囲の半分の範囲の調整で済む。他方このような初期化がなされず、かつ上記ボード交換時の位相調整状態が例えば位相調整範囲の最大値であったような場合、位相調整動作においては最大位相調整範囲の全範囲の調整を要する場合がある。
このように、位相調整を行う場合、一旦位相調整状態を初期化することによって初期位相調整、すなわち伝送状態がある程度安定する迄に要する時間を効果的に短縮可能である。
初期位相調整に要する時間を短縮させるための方法として、例えば受信側LSI回路の電源を落とす方法がある。すなわち一般に位相調整手段はこれを有するLSI回路の電源が一旦落とされると、その位相調整状態が自動的に初期化(リセット)される設計とされている。したがって一旦受信側LSI回路の電源を落とすことにより強制的に位相調整手段を初期化することが可能となる。
しかしながらこの方法では受信側LSI回路(例えばクロスバスイッチ)に接続されたすべてのLSI回路(LSI回路が搭載されるボード)の電源を落とすこととなり、前記交換対象のボード以外のボードによって実行中の情報処理も全て中断される。このような事態はシステムの運用上好ましくない。
本発明の実施例では、送信側LSI回路が搭載されるボードを交換する際、受信側LSI回路が搭載されるボード本体の電源を落とすことをせずとも、ボード交換後の送信側LSI回路搭載ボードの電源投入から初期位相調整を経てその伝送状態が安定するまでに要する時間を短縮することができるようにした。
すなわち本発明の実施例では、位相調整手段を用いた受信側LSI回路としてのクロスバスイッチに複数のボードを接続(すなわち装着)したコンピュータシステムにおいて、クロスバスイッチ本体の電源を活かした状態で、これに接続しているボード交換時の初期位相調整をより効率化するようにした。
従来の制御では、位相調整手段を用いたクロスバスイッチ本体の電源を活かした状態でこれに接続されているボードを交換する場合、クロスバスイッチの位相調整手段の位相調整状態が初期状態に戻されないため、ボード交換後の初期位相調整に時間を要し、作業効率が悪化する場合が考えられた。
図1はこの問題点を説明するための図である。
図1(a)に示すシステムでは、クロスバスイッチ100に対し、異なるパーティションP1,P2にそれぞれ属する2枚のボード210,220が装着されている。そしてクロスバスイッチ100の、これらボード210,220に対応するポート110,120には、それぞれ専用の位相調整手段C1,C2が設けられている。
図1(b)は、ボード210が交換される状態を示している。図1(b)に示す如くボード210を交換する場合、活線状態での交換ではボード210に対応するポートの位相調整手段C1の位相調整状態は初期化されず、交換前の状態が維持される。 図1(c)は、ボード210に代え新たなボード210'が装着される状態を示している。位相調整状態が初期化されていない状態で図1(c)に示す如く新たなボード210'を装着した際になされる初期位相調整では、ボード交換前の位相状態が初期状態とされる。したがって上述の如く、位相調整状態を初期化した場合に比し、初期位相調整に要する時間が長引く場合が考えられる。
クロスバスイッチ本体の電源を落とした状態でボード交換を行うことによって、上記の如くクロスバスイッチの位相調整手段が強制的に初期化される。その結果ボード交換後の初期位相調整に要される時間を短縮することが可能である。
図2はその場合について説明するための図である。
図示の如く、クロスバスイッチ100本体の電源を落とした場合、再度電源を入れた時に、図示の信号線S1を介して全フリップフロップ回路素子が初期化される。すなわち信号線S1による信号は、当該クロスバスイッチ100に含まれる位相調整手段C1,C2の位相調整状態を強制的に初期化するリセット信号としての機能を有する。したがってこの信号線S1の信号によるリセット信号の機能により、当該クロスバスイッチ100に含まれる各位相調整手段C1,C2の位相調整状態が強制的に初期化される。尚図2中、符号Dは各ボード210,220からクロスバスイッチ100に対して送信されるデータパケットを示す。
しかしながら図2の方法の場合、位相調整手段の初期化はクロスバスイッチ100の電源を落とした状態で行われるため、システムが複数のパーティションP1,P2を有し、複数の情報処理部(すなわちボード210,220)がクロスバスイッチ100に接続されているような場合、クロスバスイッチ100の電源が落とされることによって交換対象以外の他パーティションP2における電源も同時に落とされる。その結果交換対象外のボード220における情報処理も停止せざるを得なくなり、システムの運用上好ましくない。
本発明の実施例ではクロスバスイッチ本体の電源は活かした状態で維持し、交換対象のボードが属するパーティション以外の部分の動作を継続させた状態で、交換対象ボードに対応する位相調整手段の位相調整状態を初期状態に戻す制御を行う。その結果ボード交換時の初期位相調整をより効率化することが可能となる。
図3は本発明の実施例の概念を説明するための図である。
この場合も上記図1のシステム同様、クロスバスイッチ10に対し、異なるパーティションP1,P2にそれぞれ属する2枚のボード21,22が接続されている。そしてクロスバスイッチ10の、これらボード21,22に対応するポート11,12には、それぞれ専用の位相調整手段C1,C2が設けられている(図3(a))。
そして図3(b)に示す如くボード21を交換する場合、交換の際のボード21の電源オフ状態が検出され、これに応じて対応する位相調整手段C1の位相調整状態が初期化されるようにする。そして図3(c)に示す如く新たなボード21'を接続した場合に実行される初期位相調整では、上記のごとく初期化された位相調整状態が初期状態とされる。その結果初期位相調整に要する時間を効果的に短縮可能である。
すなわち本発明の実施例によれば複数枚のボード、すなわち電源供給系統が異なる複数の回路(以下「複数の情報処理部」と称する)21,22が接続されたクロスバスイッチ10を有するコンピュータシステムにおいて、これら複数の情報処理部21,22相互間を接続するクロスバスイッチ10に位相調整手段C1,C2が設けられている。そして複数の情報処理部21,22の各々について、個別にその電源のオンオフを検出するための手段が設けられている。そして当該電源オフを検出する手段を上記位相調整手段の位相調整状態を初期化するための手段(以下単に「初期化手段」と称する)に接続する。なおこの初期化手段は具体的には各位相調整手段C1,C2自体に含まれる構成とされる。
その結果、ボードの交換等の際に該当する情報処理部の電源がオフとなった場合、上記電源オフを検出する手段により当該情報処理部の電源オフの状態が上記位相調整手段の初期化手段に伝わり、もって位相調整状態が初期状態に戻される。
図4は上述の図2に対応する、上記本発明の実施例の概念説明図である。同図に示す如く、各ボード21,22の電源オフの状態を検出する信号線(以下単に「電源オフ検出信号線」と称する)SB1,SB2を設け、これらを対応する位相調整手段C1,C2の初期化手段に供給するためのORゲートG1,G2の各々の他入力端子に接続する。なお各ORゲートG1,G2の一入力には、クロスバスイッチ10本体の電源オン時の全フリップフロップ回路素子初期化信号線S1が接続されている。
その結果、各位相調整手段C1,C2は、クロスバスイッチ10本体の電源オン時にORゲートG1,G2を介して初期化手段に初期化のための信号が供給されることにより初期化される。さらに図4に示す本発明の実施例の場合、対応するボード21,22の電源オフ検出時にも、電源オフが検出されたボードに該当するORゲートG1,G2を介して初期化手段に対し初期化のための信号が供給されることにより、初期化手段は個別に初期化される。
なお、各位相調整手段C1,C2、その初期化手段および各ボード21,22の電源オフを検出する手段のそれぞれの具体的な構成については周知技術を適用可能であり、ここではその詳細の説明を省略する。尚位相調整手段としては、例えば周知のDLL(ディレイ・ロック・ループ)、ディレイライン等の技術を適用し得る。
以下、本発明の実施例として、位相調整手段を用いたクロスバスイッチに複数のボード(情報処理部)を接続してなる、複数のパーティションで構成されたコンピュータシステムを例として説明する。
従来の制御では、クロスバスイッチ本体の電源を活かしたままでボード交換した場合、当該ボードが接続されたクロスバスイッチのポートの位相調整状態が初期状態に戻らず、その結果その位相調整量(すなわち遅延量)の設定値が位相調整範囲の中央値とはならなかった。
このため初期位相調整に要する時間が長くなり非効率的となることが考えられた。このような事態を回避するための方法としてクロスバスイッチ本体の電源をオフし、システムを構成する全パーティションを停止する方法があった。すなわちクロスバスイッチ本体の電源をオフにすることによってこれに属する位相調整手段は全て強制的に初期化され、その位相調整量の設定値は強制的に位相調整範囲の中央値に戻される。その結果初期位相調整に要する時間を短縮可能となる。
しかしながらこの方法では上記の如く交換ボードを含まないパーティションについても電源を落としその動作を停止するため、システム運用上好ましくない。
これに対し本発明の実施例による制御方法によれば、クロスバスイッチ本体の電源を活かしたままとし、交換するボードを含むパーティションのみ電源をオフする。その結果当該交換対象ボードが接続されたクロスバスイッチのポートが物理オフライン状態となり、この状態が検出されて対応する位相調整手段の位相調整状態が初期状態に戻される。
その結果当該交換対象ボードに対応する位相調整手段についてのみその位相調整量の設定値が強制的に位相調整範囲の中央値に戻される。その結果初期位相調整に要する時間が短縮される。
本発明の実施例による制御方法によればこのようにボードを交換した後のクロスバスイッチのポートの位相調整手段の初期位相調整が効率よく実行される。その結果クロスバスイッチ本体の電源を活かしたまま他パーティションの動作を継続させた状態で効率的なボードの交換を実施し得る。
図5は上記本発明の実施例によるコンピュータシステムの概略構成を示す。
図示の如く、当該コンピュータシステムは2つのパーティションP1,P2を有し、これらのパーティションはそれぞれ別個独立の業務処理に割り当てることが可能とされる。それぞれのパーティションP1,P2には、各々がCPUおよびメモリ制御装置をLSI回路の形態で含むシステムボード21,22,並びに各々がIO制御装置をLSI回路の形態で含むIOボード23、24が、それぞれ設けられている。
また同コンピュータシステムには、これらのボード21〜24の間を相互に電気的に接続する機能を有する、データ信号のやりとり用のデータクロスバスイッチ10dおよびアドレス信号のやりとり用のアドレスクロスバスイッチ10aが設けられている。
各クロスバスイッチ10d、10aには、上記それぞれのボード21〜24からのデータ信号あるいはアドレス信号を受信してそれらを取り込むための受信回路部11,12,13,14,15,16,17,18が設けられている。これら受信回路部11〜18の各々には上記位相調整手段が設けられている。
図5の構成において、各ボード21〜24と、それらに対応する位相調整手段との間には、例えば図4と共に上述した、ボード21,22とそれらに対応する位相調整手段C1,C2との間に設けられた電源オフ検出信号線SB1,SB2およびORゲートG1,G2と同様の電源オフ検出信号線およびORゲートがそれぞれ設けられている。
その結果、例えばパーティションP1に属するシステムボード21の交換を行う場合、交換の際にボード21の電源がオフされると、その状態変化が電源オフ検出信号線によって対応するクロスバスイッチ10dおよび10aの受信回路部11,15に伝達される。そしてそれぞれのORゲートを介し、各受信回路部11,15に設けられた位相調整手段の初期化手段が起動される。その結果各受信回路部11,15の位相調整手段の位相調整状態が初期化される。この際、パーティションP2に属するシステムボード22/IOボード24の電源はオンのまま維持されている。
その後交換用のボード21'が各クロスバ10d,10aに接続され、同ボード21'の電源がオンされる。その際に当該ボード21'から送信されるデータ信号およびクロック信号を受けて各受信回路部11,15の位相調整手段が行う初期位相調整動作では、このように初期化された位相調整状態が初期状態とされる。その結果当該初期位相調整に要される時間を効果的に短縮可能である。
図6は上記本発明の実施例によるコンピュータシステムにおける、クロスバスイッチ10d、10a(以下代表名として「クロスバスイッチ10」と称する)の電源制御の手順の例を説明するための動作フローチャートである。
図中、ステップS1にて、まず当該コンピュータシステムの主電源がオフの状態であったとする。その後、同主電源を投入し、コンピュータシステムに含まれるクロスバスイッチの電源をオンする(ステップS2)。そしてその状態でパーティションP1,P2ごとに電源のオンオフを行う(ステップS3,S4,S5,S6)ことが可能な構成とされる。
具体的にはクロスバスイッチ10中、パーティションP1に属するボードについてのみ電源を投入したり(ステップS3)、切断する(ステップS4)ことが可能とされる。同様にパーティションP2に属するボードについてのみ電源を投入したり(ステップS5)、切断する(ステップS6)ことが可能とされる。
このように各パーティションP1,P2ごとに、交換しようとするボードの電源をオフし、その状態を上記電源オフ検出信号線によって対応する位相調整手段の初期化手段に伝達して当該位相調整手段の位相調整状態を初期化することが可能となる。
その結果、交換対象外のパーティションのボードについては電源を活かしたままで交換対象のボードの交換が可能となるため、システム運用上有利である。また、交換対象のボードについては対応するパーティションの位相調整手段の位相調整状態が初期化されるため、交換後の当該ボードの電源投入後の初期位相調整に要される時間を効果的に短縮可能となる。
図7は上記本発明の実施例によるコンピュータシステムにおける位相調整手段の制御方法を説明するためのタイミングチャートである。
図7(a)は交換対象ボードが属するパーティションの物理オンライン状態を示し、同図(b)は同パーティションに属する位相調整手段の位相調整状態の初期化動作を示し、同図(c)は同位相調整手段による実際の位相調整動作を示す。
同様に図7(d)は交換対象ボードが属するパーティション以外のパーティションの物理オンライン状態を示し、同図(e)は同パーティションに属する位相調整手段の位相調整状態の初期化動作を示し、同図(f)は同位相調整手段による実際の位相調整動作を示す。
時刻t1において交換対象ボードの電源をオフする。その後クロスバスイッチ10における交換対象ボードに対応するパーティションのポートへ電源オフ信号を伝達する。その結果図7(a)に示す如く同パーティションのポートは物理オフライン状態となる。この状態変化が上記電源オフ検出信号線によって交換対象ボードに対応する位相調整手段の初期化手段に伝達され、当該初期化手段によって位相調整手段の位相調整状態が初期化される(図7(b))。この初期化動作は、交換対象ボードが属するパーティションのポートが物理オンライン状態に復帰するまで継続される。
またこのとき、当該位相調整手段による位相調整動作は停止される(図7(c))。この位相調整動作の停止状態もまた、交換対象ボードが属するパーティションのポートが物理オンライン状態に復帰するまで継続される。
その間にボードの交換が行われ、その後時刻t2にて、クロスバスイッチ10の当該パーティションのポートに接続するボードの電源を入れることで、交換後のボードとの間で物理オンライン状態が構築される。この状態変化が上記電源オフ検出信号線を介して対応するクロスバスイッチ10の位相調整手段の初期化手段に伝達され、初期化手段による位相調整状態の初期化動作が終了する(図7(b))。そして同位相調整手段による位相調整動作が開始される(図7(c))。
t1−t2の間、交換対象外のパーティションについては、そのポートとそこに接続されたボードとの間の物理オンライン状態が維持され(図7(d))、対応するクロスバスイッチ10中の位相調整手段の初期化が行われることはなく(図7(e))、位相調整動作が継続される(図7(f))。
その結果、ボード交換の際も、交換対象外のパーティションについては、そこに属するボードの機能が活かされていることによって、対応する業務の処理動作が継続される。
図8は図7と共に上述した実施例の変形例による位相調整手段の制御方法を説明するためのタイミングチャートである。
図7の制御方法の例では、ボードの電源をオフする際(時刻t1)に、交換対象ボードに対応する位相調整手段の位相調整状態を初期状態に戻す初期化動作が行われている。これに対し図8の制御方法の例では、位相調整手段の初期化動作を、ボードの交換後、ボードの電源を活かした際に行う。この方法の場合電源がオンになった瞬間だけ初期化動作が実行され、その後は初期化動作を継続しない。このため、対応するポートの物理オンライン信号の立ち上がりを検出するための構成が必要となる。
ここでは図7の場合との相違についてのみ説明する。
すなわち、交換対象のパーティションにおける位相調整手段の初期化は交換対象のボードの電源がオフとされた際(時刻t1)には行われず(図8(b))、当該ボードの交換後、ボードに対し電源の供給を開始した際(時刻t2)に行われる。
この場合、位相調整手段の位相調整状態の初期化動作は瞬時(時刻t3迄)に行われ(図8(b))、これが終了すると位相調整手段による位相調整動作が開始される(図8(c))。
本発明は以下の付記の各々に記載の構成をとりうる。
(付記1)
複数の情報処理部と、
前記複数の情報処理部を相互に電気的に接続するための相互接続部とを有し、
前記相互接続部は、前記複数の情報処理部の各々との間の位相を調整する位相調整手段を有してなり、
さらに前記複数の情報処理部のいずれかの電源が落とされたことを示す電源断信号を、電源が落とされた情報処理部に対応する位相調整手段に送信する電源断信号送信手段と、
前記電源断信号送信手段による電源断信号の送信を受けて、前記電源が落とされた情報処理部に対応する位相調整手段を初期化する初期化手段とを有する情報処理装置。
(付記2)
前記複数の情報処理部はそれぞれ着脱可能なボードの構成を有し、
前記一の情報処理部の電源を落とす動作は、該当する情報処理部を構成するボードを取り外す際に実行される構成とされてなる付記1に記載の情報処理装置。
(付記3)
前記位相調整手段は該当する情報処理部から受信されたデータ信号およびタイミング信号相互間の位相を調整する構成とされてなる付記1に記載の情報処理装置。
(付記4)
前記初期化手段は、前記位相調整手段が有する位相調整量の初期値として、位相の調整が可能な範囲の略中央値を設定する構成とされてなる付記1に記載の情報処理装置。
(付記5)
前記相互接続部はクロスバスイッチよりなる付記1に記載の情報処理装置。
(付記6)
前記複数の情報処理部の各々は個々に独立した情報処理を実行する構成とされている付記1に記載の情報処理装置。
(付記7)
複数の情報処理部と、
前記複数の情報処理部の間を相互に電気的に接続するための相互接続部とを有し、
前記相互接続部は前記複数の情報処理部の各々について位相調整手段を有する構成の情報処理装置の制御方法であって、
前記複数の情報処理部の内の一の情報処理部の電源が落とされた際に電源断信号を前記相互接続部の対応する位相調整手段に送信する電源断信号送信ステップと、
前記電源断信号送信ステップによる電源断信号の送信を受けて当該一の情報処理部の位相調整手段を初期化する初期化ステップとを有する情報処理装置の制御方法。
(付記8)
前記複数の情報処理部はそれぞれ着脱可能なボードの構成を有し、
前記一の情報処理部の電源を落とす動作は該当する情報処理部を構成するボードをとり外す際に実行される構成とされてなる付記7に記載の情報処理装置の制御方法。
(付記9)
前記位相調整ステップでは該当する情報処理部から受信されたデータ信号およびタイミング信号相互間の位相を調整する構成とされてなる付記7に記載の情報処理装置の制御方法。
(付記10)
前記初期化ステップでは、前記位相調整ステップにおいて適用される位相調整量の初期値として、位相の調整が可能な範囲の略中央値を設定する構成とされてなる付記7に記載の情報処理装置の制御方法。
(付記11)
複数の情報処理部が接続される相互接続部を有する情報処理装置において、
前記相互接続部は、前記複数の情報処理部のそれぞれに対応して設けられる、前記情報処理部との間のデータ受信の位相を調整する位相調整手段と、
接続される情報処理手段のいずれかの電源が落とされたことを示す電源断信号を受信して、電源が落とされた情報処理手段に対応する位相調整手段を初期化する初期化手段と、を有することを特徴とする、情報処理装置。
(付記12)
前記情報処理装置において、
前記位相調整手段を初期化する初期化信号と、前記電源断信号とが入力する論理回路を有し、
前記位相調整手段は前記論理回路出力に応じて初期化されることを特徴とする付記11に記載の情報処理装置。
従来の問題点を説明するための図(その1)である。 従来の問題点を説明するための図(その2)である。 本発明の実施例の概念を説明するための図(その1)である。 本発明の実施例の概念を説明するための図(その2)である。 本発明の実施例によるコンピュータシステムの概略構成を説明するための図である。 本発明の実施例によるコンピュータシステムにおけるクロスバスイッチの電源制御について説明するための図である。 本発明の実施例によるコンピュータシステムにおける制御方法の一例を説明するためのタイミングチャートである。 本発明の実施例によるコンピュータシステムにおける制御方法の他の例を説明するためのタイミングチャートである。
符号の説明
10,10a,10d クロスバスイッチ
11,12,13,14、15,16,17,18 受信部
21,21'、22、23,24 各種ボード

Claims (10)

  1. 複数の情報処理部と、
    前記複数の情報処理部の間を相互に電気的に接続するための相互接続部とを有し、
    前記相互接続部は、前記複数の情報処理部の各々との間の位相を調整する位相調整手段を有してなり、
    前記複数の情報処理部のいずれかの電源が落とされたことを示す電源断信号を、電源が落とされた情報処理部に対応する位相調整手段に送信する電源断信号送信手段と、
    前記電源断信号送信手段による電源断信号の送信を受けて、前記電源が落とされた情報処理部に対応する位相調整手段を初期化する初期化手段とを有する情報処理装置。
  2. 前記複数の情報処理部はそれぞれ着脱可能なボードの構成を有し、
    前記位置の情報処理部の電源を落とす動作は該当する情報処理部を構成するボードを取り外す際に実行される構成とされてなる請求項1に記載の情報処理装置。
  3. 前記位相調整手段は該当する情報処理部から受信されたデータ信号およびタイミング信号相互間の位相を調整する構成とされてなる請求項1に記載の情報処理装置。
  4. 前記初期化手段は、前記位相調整手段が有する位相調整量の初期値として、位相調整が可能な範囲の略中央値を設定する構成とされてなる請求項1に記載の情報処理装置。
  5. 前記相互接続部はクロスバスイッチよりなる請求項1に記載の情報処理装置。
  6. 複数の情報処理部と、
    前記複数の情報処理部の間を相互に電気的に接続するための相互接続部とを有し、
    前記相互接続部は前記複数の情報処理部の各々について位相調整手段を有する構成の情報処理装置の制御方法であって、
    前記複数の情報処理部の内の一の情報処理部の電源が落とされた際に電源断信号を前記相互接続部の対応する位相調整手段に送信する電源断信号送信ステップと、
    前記電源断信号送信ステップによる電源断信号の送信を受けて当該一の情報処理部の位相調整手段を初期化する初期化ステップとを有する情報処理装置の制御方法。
  7. 前記複数の情報処理部はそれぞれ着脱可能なボードの構成を有し、
    前記位置の情報処理部の電源を落とす動作は該当する情報処理部を構成するボードを取り外す際に実行される構成とされてなる請求項6に記載の情報処理装置の制御方法。
  8. 前記位相調整ステップでは該当する情報処理部から受信されたデータ信号およびタイミング信号相互間の位相を調整する構成とされてなる請求項6に記載の情報処理装置の制御方法。
  9. 前記初期化ステップでは、前記位相調整ステップにおいて適用される位相調整量の初期値として、位相の調整が可能な範囲の略中央値を設定する構成とされてなる請求項6に記載の情報処理装置の制御方法。
  10. 複数の情報処理部が接続される相互接続部を有する情報処理装置において、
    前記相互接続部は、前記複数の情報処理部のそれぞれに対応して設けられる、前記情報処理部との間のデータ受信の位相を調整する位相調整手段と、
    接続される情報処理手段のいずれかの電源が落とされたことを示す電源断信号を受信して、電源が落とされた情報処理手段に対応する位相調整手段を初期化する初期化手段と、を有することを特徴とする、情報処理装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI370354B (en) * 2008-11-27 2012-08-11 Inventec Corp Computer system
US8359421B2 (en) * 2009-08-06 2013-01-22 Qualcomm Incorporated Partitioning a crossbar interconnect in a multi-channel memory system
US8787365B2 (en) 2012-01-21 2014-07-22 Huawei Technologies Co., Ltd. Method for managing a switch chip port, main control board, switch board, and system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01284914A (ja) * 1988-05-12 1989-11-16 Fujitsu Ltd パワーオンリセット装置
JP2006163531A (ja) * 2004-12-02 2006-06-22 Sony Corp 半導体集積回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0863264A (ja) 1994-08-25 1996-03-08 Fujitsu Ltd パワーオンリセット回路
US5793987A (en) * 1996-04-18 1998-08-11 Cisco Systems, Inc. Hot plug port adapter with separate PCI local bus and auxiliary bus
WO1999014876A1 (en) * 1997-09-19 1999-03-25 Fujitsu Network Communications, Inc. Constant phase crossbar switch
US6043677A (en) 1997-10-15 2000-03-28 Lucent Technologies Inc. Programmable clock manager for a programmable logic device that can implement delay-locked loop functions
US6317442B1 (en) * 1998-01-20 2001-11-13 Network Excellence For Enterprises Corp. Data switching system with cross bar transmission
US6636932B1 (en) * 1998-05-27 2003-10-21 Micron Technology, Inc. Crossbar switch and control for data networks switching
KR100265975B1 (ko) * 1998-07-07 2000-09-15 박구용 시스템의 이중화 장치
JP3973308B2 (ja) * 1998-11-27 2007-09-12 富士通株式会社 セルフタイミング制御回路を内蔵する集積回路装置
US7028134B2 (en) * 1999-12-30 2006-04-11 Conexant Systems, Inc. Crossbar integrated circuit with parallel channels for a communication device
JP2004511933A (ja) * 2000-10-06 2004-04-15 ザイリンクス インコーポレイテッド デジタル移相器
US20020128815A1 (en) 2001-01-06 2002-09-12 Merchant Arif A. Automatic configuration of a data storage system
JP2002222061A (ja) 2001-01-25 2002-08-09 Hitachi Ltd 記憶領域を設定する方法、記憶装置およびプログラム記憶媒体
WO2002065700A2 (en) * 2001-02-14 2002-08-22 Clearspeed Technology Limited An interconnection system
JP3665030B2 (ja) * 2002-02-19 2005-06-29 Necマイクロシステム株式会社 バス制御方法及び情報処理装置
US7194651B2 (en) * 2002-03-28 2007-03-20 Hewlett-Packard Development Company, L.P. Distributed link module architecture
KR100520304B1 (ko) * 2002-12-18 2005-10-13 한국전자통신연구원 크로스바 스위치의 이중화 장치 및 방법
US7945803B2 (en) * 2003-06-18 2011-05-17 Nethra Imaging, Inc. Clock generation for multiple clock domains
JP2006039677A (ja) * 2004-07-22 2006-02-09 Fujitsu Ltd クロスバ
JP4453915B2 (ja) * 2005-03-18 2010-04-21 富士通株式会社 クロスバー装置、制御方法及びプログラム
US8004855B2 (en) * 2006-07-07 2011-08-23 Itt Manufacturing Enterprises, Inc. Reconfigurable data processing system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01284914A (ja) * 1988-05-12 1989-11-16 Fujitsu Ltd パワーオンリセット装置
JP2006163531A (ja) * 2004-12-02 2006-06-22 Sony Corp 半導体集積回路

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