JP2007226737A - シリアル通信装置、紙搬送装置および画像形成装置 - Google Patents
シリアル通信装置、紙搬送装置および画像形成装置 Download PDFInfo
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Abstract
【課題】安価で高速なシリアル通信装置、紙搬送装置およびこれらの装置を用いた画像形成装置を提供する。
【解決手段】独立した2つのシリアル通信チャンネルを各々有する複数のプロセッサ116〜118を備え、前記複数のプロセッサを前記シリアル通信チャンネルを介して順次接続してシリアル通信を行うシリアル通信装置であって、前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われるシリアル通信装置により前記課題を解決する。
【選択図】図1
【解決手段】独立した2つのシリアル通信チャンネルを各々有する複数のプロセッサ116〜118を備え、前記複数のプロセッサを前記シリアル通信チャンネルを介して順次接続してシリアル通信を行うシリアル通信装置であって、前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われるシリアル通信装置により前記課題を解決する。
【選択図】図1
Description
本発明は、シリアル通信を行う通信装置に関し、特に複写機、プリンタおよびファクシミリなどを付加した複合機、紙搬送装置に好適な、シリアル通信装置に関するものである。
従来の複写機、複合機のカセット装置間の通信方式としては、図12に示すような、高速で安価な、セレクタICを使用したディジーチェーン方式によるシリアル通信方式が一般的であった。
図12と図13でこのディジーチェーン方式を説明する。
図12における本体CPU900のストローブ信号901の状態は、図13の901上に描かれたように毎データごとに一定期間論理が変化し、データの送出開始を各OP(オプション) CPUに通知する。
図12における本体CPU900のストローブ信号901の状態は、図13の901上に描かれたように毎データごとに一定期間論理が変化し、データの送出開始を各OP(オプション) CPUに通知する。
図12における本体CPU900のTXDは、シリアル通信のデータ送信信号である。図12の信号線902を使用して送信データは、1段目のOP CPU905に流れる。
以下、図13のデータ950のかたまりに着目してデータの流れをつかむと次のようになる。
図13のタイミング951のようにOP CPU905でデータのかたまり2つ分遅延し、信号線925からセレクタ912を介して信号線919上を着目データは流れる。
更に図13の952のように、図12のOP CPU907のRXD端子を入力した着目データは、データかたまり2つ分遅延して信号線926とセレクタ922と信号線918を経由してOP CPU909のRXD端子に到着する。OP CPU909では更にデータのかたまり2つ分遅延して信号線927上にデータを送出しセレクタ923とセレクタ921とセレクタ911と信号線903を介して本体のCPU900に戻ってくる(図13の953)。
この一連の動作において、経由する各OP CPU上でデータに必要情報を盛り込み改変するために、信号の伝送はデータかたまり2つ分遅延する。
また、セレクタ911、912、921、922は、入力AとBの切り替えを、次段の906あるいは908のオプション基板が接続されているかどうかによる信号線928と929のレベルで切り替えている。図12の構成ではどちらのセレクタ911,912、921,922ともB入力の論理が出力Yへ反映される。
画像形成装置において、ディジーチェーン方式でセレクタを用いる例は、特許文献1に記載されている。
ところで、近年プロセッサの進歩にともないシリアル通信チャネルを2チャンネル以上持つ安価で高付加価値製品が市場にて流通するようになった。
特開平9−58094号公報
前述のように、従来のディジーチェーン方式では、各データの送出開始は1つのストローブ信号により指示されており、またデータは各OP CPUを介して順次転送され最初のCPUに戻るようになっているため、通信時間がかかる。また、上位のプロッセッサには処理負荷がかかるというといった問題があった。
本発明は、このような状況のもとでなされたもので、安価で高速なシリアル通信装置、紙搬送装置およびこれらの装置を用いた画像形成装置を提供することを課題とするものである。
前記課題を解決するため、本発明では、シリアル通信装置をつぎの(1)のとおりに構成する。
(1)独立した2つのシリアル通信チャンネルを各々有する複数のプロセッサを備え、前記複数のプロセッサを前記シリアル通信チャンネルを介して順次接続してシリアル通信を行うシリアル通信装置であって、
前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われるシリアル通信装置。
前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われるシリアル通信装置。
本発明によれば、安価で高速なシリアル通信装置、紙搬送装置およびこれらの装置を用いた画像形成装置を提供することができる。
以下、添付図面を参照して本発明の好適な実施例を詳しく説明する。
図1は、本発明の第1の実施の形態に係る“シリアル通信装置”のシステム構成を示す図である。
本実施形態は、複写機本体110と、給紙用などの1段目カセット(最上位カセット)111と2段目カセット(次上位カセット)112を結合した構成である。複写機本体110のプロセッサA116と1段目カセット111のプロセッサB117は、次のように接続、制御される。すなわち、シリアル通信インターフェースデータ送信信号線101と、シリアル通信インターフェースデータ受信信号線102と、データ送受信信号(101、102)のデータ同期用信号線103を介して接続され通信制御される。
1段目カセット111のプロセッサB117と、2段目カセット112のプロセッサB118は次のように結合される。すなわち、シリアル通信インターフェースデータ送信信号線104とシリアル通信インターフェースデータ受信信号線105と、データ送受信信号(104、105)のデータ同期用信号線106を介して接続され通信制御される。
また、1段目カセット111と2段目カセット112は同一の構成であるが、2段目カセット112に更に1段目カセット111と2段目カセット112と同一構成のカセットを接続することが出来る。そのため複写機本体110のプロセッサA116側からみて、1段目カセット11のプロセッサB117は最上位(最上段)カセットとなり、2段目カセットへ通信制御を行う。
複写機本体110のプロセッサA116と1段目カセット111のプロセッサB117と2段目カセット112のプロセッサB118は、プリント配線板(プリント基板)上に実装されているワンチップマイコンなどのCPU機能があるものである。このワンチップマイコンなどはプログラム用のROM部とデータ格納用のRAM部を持つ。
前述の複写機本体110のプロセッサA116のワンチップマイコンは、入力ポート107で1段目カセット111のプロセッサB117が実装されているプリント配線板(プリント基板)が接続されているかどうかのレベル判定を行う。すなわち、+3.3Vなどの電源電圧に接続された抵抗113を介してレベル判定行う。本実施例では1段目カセットがある場合はGNDレベル(LOWレベル)であり、1段目カセットが無い場合は+3.3V電位(HIレベル)となる。
同様に1段目カセット111のプロセッサB117のワンチップマイコンは、入力ポート108で2段目カセット112のプロセッサB118が実装されているプリント配線板(プリント基板)が接続されているかどうかのレベル判定を行う。すなわち、+3.3Vなどの電源電圧に接続された抵抗114を介してレベル判定行う。本実施例では2段目カセットがある場合はGNDレベル(LOWレベル)であり、2段目カセットが無い場合は+3.3V電位(HIレベル)となる。
本実施形態では、プロセッサA116とプロセッサB117との間の通信と、プロセッサB117とプロセッサB118との間の通信は、互いに独立したタイミングで行われる。これにより、1段目カセット111のプロセッサB117は、絶えず2段目カセット112の状態の情報を更新しながら蓄積しておくことができる。また、本体110のプロセッサA116は、1段目カセット111のプロセッサB117にアクセスするのみの時間で,全てのカセットの状態を高速で把握することができる。
また、本体110のプロセッサA116が1段目カセット111のプロセッサB117に各カセット段の制御コマンドを送る際に、次のように動作する。すなわち、1段目カセット111のプロセッサB117は、2段目カセット112へのコマンドを本体110のプロセッサA116からのクロックに依存せず、独立して高速で送ることができる。また、下段(下位)カセットの接続の有無を判定する判定部を有するので、下段カセットが接続されている場合は、下段カセットとの通信処理を行い、接続されていない場合は、下段カセットとの通信処理を行うことなく無駄な時間を省くことができる。
このようにして、マスタープロセッサであるプロセッサA116の処理負荷を軽減でき、また、各プロセッサ間の通信時間を短縮することができる。
図2は、第2実施形態に係る“シリアル通信装置”のシステム構成を示す図である。
図2において、本体の第一のプロセッサ部205と、1段目カセットの第二のプロセッサ部200と、2段目カセットの第三のプロセッサ225とがシリアル通信チャンネルを介して接続されている。第一のプロセッサ部205を動作させるためのプログラムが格納されたROM部202と、データ格納用のRAM部203と、第一のプロセッサ部205との間はバス204で接続されている。
第二のプロセッサ部200を動作させるためのプログラムが格納されたROM部213と、データ格納用のRAM部214との間はバス219で接続されている。
第三のプロセッサ部225を動作させるためのプログラムが格納されたROM部222と、データ格納用のRAM部223と、第三のプロセッサ部225との間はバス224で接続されている。
第一のプロセッサ部205の入力ポート206は、抵抗207を介してGND208の電位に接続されている。抵抗207は100Ω〜47KΩ程度の抵抗値を持つ。
第二のプロセッサ部200の入力ポート215は、抵抗216を介してGND220の電位に接続されている。抵抗216は100Ω〜47KΩ程度の抵抗値を持つ。
第三のプロセッサ部225の入力ポート226は、抵抗227を介してGND231の電位に接続されている。抵抗227は100Ω〜47KΩ程度の抵抗値を持つ。
各段の入力ポートは、次段カセットのプリント配線板を介して+3.3Vなどの電源電圧に接続され、レベル判定を行うことにより、次段カセットのプリント配線板(プリント基板)が接続されているかどうかの判定を行う。
第二のプロセッサ部200の入力ポート215は、抵抗216を介してGND220の電位に接続されている。抵抗216は100Ω〜47KΩ程度の抵抗値を持つ。
第三のプロセッサ部225の入力ポート226は、抵抗227を介してGND231の電位に接続されている。抵抗227は100Ω〜47KΩ程度の抵抗値を持つ。
各段の入力ポートは、次段カセットのプリント配線板を介して+3.3Vなどの電源電圧に接続され、レベル判定を行うことにより、次段カセットのプリント配線板(プリント基板)が接続されているかどうかの判定を行う。
第一のプロセッサ部205はシリアル通信インターフェース信号線209上にデータを送信し、第二のプロセッサ部200は前述のシリアル通信インターフェース信号線209上のデータを受信する。また、第二のプロセッサ部200はシリアル通信インターフェース信号線210にデータを送信し、第一のプロセッサ部205は前述のシリアル通信インターフェース信号線210上のデータを受信する。
更に第二のプロセッサ部200はシリアル通信インターフェース信号線217上にデータを送信し、第三のプロセッサ部225は前述のシリアル通信インターフェース信号線217上のデータを受信する。また、第三のプロセッサ部225はシリアル通信インターフェース信号線218上にデータを送信し、第二のプロセッサ部200は前述のシリアル通信インターフェース信号線218上のデータを受信する。
また、201は、第一のプロセッサ部205とROM部202とRAM部203と抵抗207の部品とGND208とシリアル通信インターフェース信号線209、210のパターン配線が印刷されたプリント配線板を示す。
212は、第二のプロセッサ部200とROM部213とRAM部214と抵抗216の部品とGND220とシリアル通信インターフェース信号線209、210、217、218のパターン配線が印刷されたプリント配線板を示す。
230は、第三のプロセッサ部225とROM部222とRAM部223と抵抗227の部品とGND231とシリアル通信インターフェース信号線217、218、228、229のパターン配線が印刷されたプリント配線板を示す。
第二のプロセッサ部200が搭載されているプリント配線板212と第三のプロセッサ部225が搭載されるプリント配線板230は全く同一の構成のものである。第三のプロセッサ部225が搭載されるプリント配線板230のシリアル通信インターフェース信号線228と229側には、プリント配線板を含みプリント配線板212、230に搭載される各構成部品と同一構成のユニットを接続することが可能である。
前述の構成により、以下のように動作する。
第二のプロセッサ部200は第一のシリアル通信チャンネル209、210と第二のシリアル通信チャンネル217、218をそれぞれ独立に通信制御する。
第二のプロセッサ部200は第一のシリアル通信チャンネル209、210と第二のシリアル通信チャンネル217、218をそれぞれ独立に通信制御する。
第二のプロセッサ部200は、ROM部213内のプログラム内に予め書かれているシリアル通信コードと比較するために、第一のシリアル通信チャンネルのシリアル通信コードデータが到達した後、受信バッファ353からシリアル通信コードデータを取り込む。
取り込んだシリアル通信コードデータが第二のシリアル通信チャンネルに同一コードで送出可能と判断した場合は、第二のシリアル通信チャンネルの送信バッファ355にシリアル通信用コードデータをデータを加工せずセットする。そして、第二のシリアル通信チャンネンルに送出する処理を行う。
取り込んだシリアル通信コードデータが第二のシリアル通信チャンネルに同一コードで送出可能と判断した場合は、第二のシリアル通信チャンネルの送信バッファ355にシリアル通信用コードデータをデータを加工せずセットする。そして、第二のシリアル通信チャンネンルに送出する処理を行う。
前述の判断で取り込んだシリアル通信コードデータが第二のシリアル通信チャンネルに同一コードで送出不可と判断した場合、シリアル通信コードデータを第二のRAM部214に取り込む。
取り込んだシリアル通信コードデータを解析することによって第二のプロセッサの処理を行い、更にシリアル通信コードデータの加工を施して第二のシリアル通信チャンネル用の送信バッファ355にデータセットを行う。そして、第二のシリアル通信チャンネルにコードデータを送出する処理を行う。
取り込んだシリアル通信コードデータを解析することによって第二のプロセッサの処理を行い、更にシリアル通信コードデータの加工を施して第二のシリアル通信チャンネル用の送信バッファ355にデータセットを行う。そして、第二のシリアル通信チャンネルにコードデータを送出する処理を行う。
このようにして、本実施形態においても、第1の実施の形態と同様の、動作,効果が得られる。
図3は、第3実施形態に係る“シリアル通信装置”のシステム構成を示す図である。
第2実施形態(図2)との構成との大きな違いは、次のとおりである。第一のプロセッサ部235と第二のプロセッサ部266間のシリアル通信インターフェース信号線261を使用し、シリアル通信データ用のクロックを第一プロセッサ部235あるいは、第二プロセッサ部266から供給する構成になっている点である。更に第一のプロセッサ部235内のシリアル通信制御部376に依存しないシリアル通信インターフェース信号線381を使用し、送信用信号及び受信用信号のデータ送出タイミングに依存するストローブ信号を供給する構成になっている点である。
第二のプロセッサ部265と第三のプロセッサ部255間のシリアル通信インターフェース信号線262を使用し、シリアル通信データ用のクロックを第二のプロセッサ部265あるいは、第三のプロセッサ部255から供給する構成になっている。更に第二のプロセッサ部265内のシリアル通信制御部378に依存しないシリアル通信インターフェース信号線382を使用し、送信用信号247及び受信用信号248のデータ送出タイミングに依存するストローブ信号を供給する構成になっている。その他の構成については前述した図2の説明と図説明上の番号を変更したのみで変わりはない。
本実施形態の動作を図4と図5使用して説明する。
まず第一のプロセッサ部235は前述した送信データをデータバッファ部361にセットする。
第一のプロセッサ部235は、前述したストローブ信号(381)を、図4の521のように、図4の522が表す図3のシリアル通信インターフェース信号線261上のクロック信号に先んじてHI論理レベルからLOW論理レベルに変化させる。
第二のプロセッサ部265は前述した前述のストローブ信号がHIレベルからLOWレベルに変化したことを受けて第一のシリアル通信チャンネル信号線239上のデータの受信準備に入る。
第二のプロセッサ部265は前述した前述のストローブ信号がHIレベルからLOWレベルに変化したことを受けて第一のシリアル通信チャンネル信号線239上のデータの受信準備に入る。
第一のプロセッサ部235はシリアル通信制御部376に指示を出し、シリアル通信制御部376は図4のクロック522及びデータバッファ部361内にセットされたデータを図4の523のように送出する。
予め受信準備を行っていた第二のプロセッサ部265は、受信バッファ363にシリアル通信で得られたデータが受信されていたことをシリアル通信制御手段377からの割込み信号等で認知し、アキャムレータなどのレジスタに取り込む。
ROM部243内には予め第二のマイクロプロセッサ部265の制御のプログラムが格納されている。このプログラムには、第一のプロセッサ235から送られてくるシリアル通信コードデータのうち、コードの改変なしに第二のシリアル通信チャンネルへシリアル通信コードデータとして送出するデータが記載されている。このデータと前述のアキュムレータ等のレジスタに取り込まれたデータと比較演算する。
比較演算された結果、コードの改変なしに第二のシリアル通信チャンネルに送出すると判断されたデータは、T時間後に図4のクロック524とともに図4の送信データの525のように時間遅延して送出される。これらの信号は第二の通信チャンネル上のクロック信号線262と送信信号線247に送出される。
比較演算された結果、第二のシリアル通信チャンネルに送出しないと判断したデータは、第二のプロセッサ部265はRAM部244にデータとして蓄えROM部243のプログラムに従い処理を行う。
また、第二のプロセッサ265は、第一のシリアル通信チャンネルのデータに依存しないで第二のシリアル通信チャンネル上のマスタープロセッサとして単独で動作が可能である。
図5の563、564に示すように、第一のシリアル通信チャンネル上のクロック561とデータ(第一プロセッサ235から第二のプロセッサ部265に送出)562のコード可変なしに第二のシリアル通信チャンネルへ送出される。
送出されるデータ565が、第二のシリアル通信チャンネル上に反映できるまでの間、第二のプロセッサ部265は、図5の568、566のように単独でシリアル送信信号線247上とクロック線262上に第三プロセッサ部255へのコードデータを送信する。
送出されるデータ565が、第二のシリアル通信チャンネル上に反映できるまでの間、第二のプロセッサ部265は、図5の568、566のように単独でシリアル送信信号線247上とクロック線262上に第三プロセッサ部255へのコードデータを送信する。
第二のプロセッサ265は、シリアル通信チャンネルを独立して2つ搭載し第二のシリアル通信チャンネル側の通信データ量や通信回数を多くすることにより必要な処理を極力第二プロセッサ265で処理しておく。これによって、第一プロセッサ235が通信にかかる負荷を軽減することができる。
第二のシリアル通信チャンネル以降に接続されるプロセッサ部の状況を第二のプロセッサ265が絶えず更新しておく処理を施すことによって第一のプロセッサの能力に依存しないシステムの構築が可能となる。
第二のシリアル通信チャンネル以降に接続されるプロセッサ部の状況を第二のプロセッサ265が絶えず更新しておく処理を施すことによって第一のプロセッサの能力に依存しないシステムの構築が可能となる。
すなわち第一のプロセッサ235からのシリアル通信コードへの応答の処理を図5の567のように第二のシリアル通信チャンネルに送出する以前に図5の568の段階で第二のプロセッサ265が第一のシリアル通信チャンネルの送信コードに依存せず処理する。第三のプロセッサ部255からの応答を第二のRAM部244に予め蓄積しておく。そして、図5の565のシリアル通信データコードに対する処理を前述した第二のRAM部のデータを使って処理することにより、みかけ上第二の通信チャンネルにかかる通信処理時間分の短縮となる。
また、独立したシリアル通信ポートが2つある第二のプロセッサ265では、入力ポート245の電圧レベルがLOWの場合には第三のプロセッサ255の接続がないとみなす。これにより、第二のシリアル通信チャンネル上での通信処理を一切行わないため、第二のシリアル通信チャンネル上で第三のプロセッサ255が接続されているかどうかシリアル通信による応答で判断する必要がなくなる。よって、システムのイニシャルにかかる時間を短縮できる。
このようにして、本実施形態によれば、本体装置側のマスタープロセッサが行う通信時間を短縮することができる。更には、スレーブ側のプロセッサがマスタープロセッサと同様の処理を単独で処理することにより、本体装置(マスタープロセッサ)にかかる処理負荷を削減できる。
例えば本シリアス通信装置の応用例として、複数の給紙カセット段が搭載される状態であっても、最上段のカセット(最上位カセット)内のプロセッサがその処理負荷を受け持つことによって効率的なシステムを運用できる。上段(上位)に位置するカセット装置内のプロセッサは下段(下位)のカセット装置とそれぞれ独立したタイミングで通信を行うことにより、絶えず下段のカセット装置の状態を更新しながら蓄積しておくことが可能である。
本体プロセッサは、最上段カセット内のプロセッサにアクセスするのみの時間で全ての段のカセット状態が高速に把握できる。また、複数段搭載できるカセット装置において、下段カセット装置の接続有無を判断し下段カセットが接続されている場合は、下段カセットとの通信処理を行う。また、下段カセット装置が接続されていない場合は、下段カセットとは通信を行わず無駄な時間を省くことができる。
図6は、第4実施形態に係るシリアル通信装置”のシステム構成を示す図である。
図6において、275は本体に設けた第一のプロセッサ部であり、385は最上段カセットに設けた第二のプロセッサ部であり、295は次段カセットに設けた第三のプロセッサ部である。
図6において、275は本体に設けた第一のプロセッサ部であり、385は最上段カセットに設けた第二のプロセッサ部であり、295は次段カセットに設けた第三のプロセッサ部である。
第一のプロセッサ部275の出力ポートと第二のプロセッサ部385の入力ポートは信号線279で接続されており、第一プロセッサ部275から第二プロセッサ部385へシリアル通信データを送信する。
第一のプロセッサ部275の入力ポートと第二のプロセッサ部385の出力ポートは信号線280で接続されており、第ニプロセッサ部385から第一プロセッサ部275へシリアル通信データを送信する。
第二のプロセッサ部385の出力ポートと第三のプロセッサ部295の入力ポートは287の信号線で接続されており、第ニプロセッサ部385から第三プロセッサ部295へシリアル通信データを送信する。
第二のプロセッサ部385の入力ポートと第三のプロセッサ部295の出力ポートは288の信号線で接続されており、第三プロセッサ部295から第二プロセッサ部385へシリアル通信データを送信する。
図6の信号線301は、シリアル通信データ信号(279)あるいは(280)の同期用の信号であるクロックやストローブ信号などの信号線である。
図6の信号線302は、シリアル通信データ信号(287)あるいは(288)の同期用の信号であるクロックやストローブ信号などの信号線である。
まずストローブ信号を用いた本実施例の動作を図6と図7を使用して説明する。
図7の511は図6の信号線301上のストローブ信号の状態である。
図7の512は図6の信号線279上の第一のプロセッサが送出するシリアル送信データである。
図7の511は図6の信号線301上のストローブ信号の状態である。
図7の512は図6の信号線279上の第一のプロセッサが送出するシリアル送信データである。
図7の513は第二のプロセッサ部385が内部処理として図6の信号線279と301の信号上をポーリングすることを示しており、通信データ1ビットの周期より短い間隔でポーリングしている。
第二のプロセッサ部385は、ストローブ信号511(図6の301)がHIレベルからLOWレベルに変化したことを前述のポーリングで知り、シリアル通信制御の開始の処理を行う。図7の514は図6の信号線302上のストローブ信号であり、図7の516に示すように第二のプロセッサ部385はストローブ信号511の状態を反映させる。
また、ストローブ信号511の後に、図7の512に示すように図6の信号線279上にデータが流れてくる。第二のプロセッサ部385は、このデータも前述のポーリング周期により取り込み、図7の515(図6の287)に反映させる。
次に、クロック信号を用いる例を説明する。図8は、図6の信号線301上を流れるクロック502と、図6の信号線302上を流れるクロック505が同期を取りながら遅延している様子をあらわしている。503、506は、これらのクロックに同期するデータであり、図8の508に示すように、第二のプロセッサ部385はデータを反映させている。
図9に示すように、第二のプロセッサ385は、予め決められたデータ1ビットあたりの時間T(data)内<図4の信号線301上クロック542における1クロック分>で、544の周期でポーリングする。この際、T(data)時間内で不用意にデータが変化した場合の第二のプロセッサ385の処理を説明する。
第二のプロセッサ385は、図9の信号552の発生に応じて、既にデータ543を反映させている図6の信号線287上の信号データ546を、図9の553に示すように予め決められた処理でエラー処理する。これにより、第三のプロセッサ295にエラー処理を通知する。図9では、8ビットデータの最終ビットをLOWにすることによりエラーデータを通知し、エラーデータとなったデータは第三のプロセッサ295内で破棄される。また、第二のプロセッサ部385は第一プロセッサ部275にデータの再送要求の処理を行う。
以上説明したように、本実施形態によれば、シリアル通信時間を確実に低減できる。更に、エラー発生の際に、データの最終ビットをエラービットとすることにより、通信中の異常などの処理を確実に行うことができる。
このように、本実施形態によれば、本体プロセッサは最上段のカセットに各カセット段の制御コマンドを送る際に、最上段のカセットは次下段へのコマンドを、本体プロセッサからのシリアル通信上のクロックに依存せず独立させて高速に送ることが可能である。更にシリアル通信上のノイズによるデータ異常が発生した場合の対処も高速に行える。
図10、図11に、第5実施形態に係る“画像形成装置”の制御系の構成と外観を示す。
画像形成装置本体である601とその本体基板606及び本体基板606に搭載されるCPU611と各オプションカセットの構成例である。
また、図10及び図11記載のオプションカセット602〜605は、全く同一の構成のものであり、画像形成装置本体601への紙の搬送を行うものである。
図10において、625で示す点線はオプションカセット4段目605からの各オプションカセットを経由した紙の搬送経路を示している。よって、本実施形態は紙搬送装置ということもできる。
各オプションカセット段のOP_Cassett基板上のCPU612〜615は、ドロワコネクタDR1とDR2(図10の617〜623)経由でシリアル通信経路を確保している。本実施形態では、第1実施形態ないし第4実施形態に示したシリアル通信を行うことで、高速で安価で効率的な画像形成装置を構築することができる。
101〜106 信号線
116〜118 プロセッサ
116〜118 プロセッサ
Claims (7)
- 独立した2つのシリアル通信チャンネルを各々有する複数のプロセッサを備え、前記複数のプロセッサを前記シリアル通信チャンネルを介して順次接続してシリアル通信を行うシリアル通信装置であって、
前記シリアル通信チャンネル上の各々の通信が独立したタイミングで行われることを特徴とするシリアル通信装置。 - 請求項1に記載のシリアル通信装置において、
前記独立した2つのシリアル通信チャンネルの各々には、クロック信号と該ロック信号に同期する送信信号と受信信号とが有ることを特徴とするシリアル通信装置。 - 請求項1または2に記載のシリアル通信装置において、
前記複数のプロセッサの内の1つは、本体に配置され、その他のプロセッサは複数のカセットにそれぞれ配置され、前記複数のカセットにおける上位のカセットのプロセッサは、該カセットより下位のカセットの状態の情報を更新しながら蓄積することを特徴とするシリアル通信装置。 - 請求項3に記載のシリアル通信装置において、
前記本体に配置されたプロセッサから最上位のカセットに配置されたプロセッサに各カセットへの制御コマンドを送った際に、最上位カセットに配置されたプロセッサは、次上位カセットに配置されたプロセッサへ、次上位カセット以下のカセットへの制御コマンドを、本体に配置されたプロセッサのクロック信号に依存することなく送信することを特徴とするシリアル通信装置。 - 請求項3または4に記載のシリアル通信装置において、
下位のカセットの接続の有無を判定する判定手段を備え、前記判定手段により下位のカセットの接続が有りの場合には、下位のカセットとの通信処理を行い、下位のカセットの接続が無しの場合には、下位のカセットとの通信処理を行わないことを特徴とするシリアル通信装置。 - 請求項3ないし5に記載のシリアル通信装置を備えたことを特徴とする紙搬送装置。
- 請求項6に記載の紙搬送装置を備え、前記本体が画像形成装置の本体であることを特徴とする画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006050235A JP2007226737A (ja) | 2006-02-27 | 2006-02-27 | シリアル通信装置、紙搬送装置および画像形成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006050235A JP2007226737A (ja) | 2006-02-27 | 2006-02-27 | シリアル通信装置、紙搬送装置および画像形成装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007226737A true JP2007226737A (ja) | 2007-09-06 |
Family
ID=38548466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006050235A Withdrawn JP2007226737A (ja) | 2006-02-27 | 2006-02-27 | シリアル通信装置、紙搬送装置および画像形成装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2007226737A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8069274B2 (en) | 2008-07-28 | 2011-11-29 | Ricoh Company, Ltd. | System and method for serial data communications between host and communications devices, and communications device employed in the system and method |
-
2006
- 2006-02-27 JP JP2006050235A patent/JP2007226737A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US8069274B2 (en) | 2008-07-28 | 2011-11-29 | Ricoh Company, Ltd. | System and method for serial data communications between host and communications devices, and communications device employed in the system and method |
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