JP2008046996A - データ処理装置、モード管理装置、及びモード管理方法 - Google Patents
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Abstract
【解決手段】エラーが発生したアドレス・クロスバ30#1は、その旨を通知するためのエラー通知信号S1をマネージメントボート50に送信し、自身をシステムから切り離すことを要求するためのGAC#1切り離し指示信号S2を各システムボード10、及び各IOユニット20に送信する。マネージメントボード50の制御部50は、レジスタ50に格納された通知信号S1の情報によりアドレス・クロスバ30#1でのエラーの発生を確認すると、アドレス・クロスバ30#0に、2重化のための2重化モードから独立に動作させるための1重化モードにモード変更させるための設定信号S4を生成して送信する。それにより、アドレス・クロスバ30#0を1重化モードで動作させる。
【選択図】図3
Description
図1は、本実施の形態によるデータ処理装置(コンピュータ)の構成を説明する図である。図1に示すように、1つ以上のシステムボード10、及びIOユニット20は共に、2つのグローバル・アドレス・クロスバ(以降「アドレス・クロスバ」或いは「GAC」と略記)30、及び4つのグローバル・データ・クロスバ(以降「データ・クロスバ」或いは「GDX」と略記)40とそれぞれ接続されている。マネージメントボード(MMB:Management Board)50は、管理専用ユニットであり、各ユニット10〜40とはSMバスにより接続されている。
システムボード10は、4つのCPU101、2つのFWH(Firm Ware Hub)102、ノース・ブリッジ(North Bridge)103、4つのメモリ・スイッチ(図中「Mem Swich」と表記)104、及び各メモリ・スイッチ104に接続された複数のメモリ105を備えた構成となっている。他方のIOユニット20は、サウス・ブリッジ(South Bridge)201、そのブリッジ201に接続された2つのSER202およびPCIポートに接続されたPCIデバイス、各SER202およびサウス・ブリッジ201に接続されたICH6 203、及び各ICH6 203に接続された6個のコントローラ211〜216を備えた構成となっている。ICH6 203は、I/Oコントローラ・ハブである。図2に示すコントローラ211〜216は一例であり、その種類や数は任意に変更できる。それらはIOユニット20単位で任意に決定しても良い。
図6に示すように、1重化モードで動作するアドレス・クロスバ30は、システム全体に影響するエラーが発生しない限り、動作は停止させない。発生したエラーがそのようなものでなければ、発生したエラーが影響するパーティションに対応する部分のみ停止(ダウン)させ、他の部分の動作を継続させる。システム全体に影響するエラーが発生した場合には、その旨をマネージメントボード50に報告し、動作を全体的に停止させる。そのようにして、不必要な動作の停止は行わないため、処理が行えるパーティションは継続して処理を行うことができる。処理が行えないパーティションを構成するユニット10、20の停止(ダウン)はマネージメントボード50によって行われる。
クロスバ30は、図4に示すように、内部にLSI31が搭載され、そのLSI31上には、構成設定レジスタ32、複数の制御部33、エラーレジスタ34、及びエラー処理部35が搭載されている。構成設定レジスタ32は、各種設定変更を行うためのレジスタであり、設定変更はそれに格納された内容を書き換えることで行われる。各制御部33はそれぞれ、対応するユニット間の通信を実現させるためのものであり、各制御部33には、複数のエラー検出機能や、各ユニット10、及び20から発行されたリクエストのうちの一つを選択するための調停回路、ユニット間の通信を実現させるための通信回路などが搭載されている。エラー検出機能により検出したエラーに関する情報はエラーレジスタ34に格納する。エラー処理部35は、エラーレジスタ34に格納された情報により、発生したエラーに対応するための処理を行う。その処理の実行により、発生したエラーをマネージメントボート50に通知するためのエラー通知信号S1の送信、及びシステムから切り離すことを要求するための切り離し指示信号S2の各ユニット10、及び20への送信が実現される。
11、21、31 LSI
20 IOユニット
30 グローバル・アドレス・クロスバ
32 構成設定レジスタ
33、51 制御部
34 エラーレジスタ
35 エラー処理部
50 マネージメントボード
52 レジスタ
Claims (6)
- 1つ以上のCPUを搭載したシステムボード、及び周辺装置との接続用のIOユニットを実装可能なユニットとするデータ処理装置において、
前記ユニット間の接続に採用された、複数モードで動作可能な複数のクロスバと、
前記複数のクロスバを2重化のための第1のモードで動作させていた場合に、該複数のクロスバのうちの一つに発生したエラーにより、該エラーが影響する他のクロスバのモード設定を該第1のモードから独立に動作させるための第2のモードに変更するモード変更手段と、
を具備することを特徴とするデータ処理装置。 - 前記モード変更手段は、前記複数のクロスバのなかでエラーが発生したクロスバから、該エラーの発生を通知するエラー通知信号を受信し、前記他のクロスバに、前記第1のモードから前記第2のモードに変更するための設定信号を送信することにより、該他のクロスバのモード変更を行う、
ことを特徴とする請求項1記載のデータ処理装置。 - 前記モード変更手段は、前記複数のクロスバのなかでエラーが発生したクロスバから、該エラーの発生を通知する信号を前記他のクロスバに送信させ、該他のクロスバにモード変更を行わせることにより実現させている、
ことを特徴とする請求項1記載のデータ処理装置。 - 1つ以上のCPUを搭載したシステムボード、及び周辺装置との接続用のIOユニットを実装可能なユニットとするデータ処理装置に搭載される装置であって、
前記ユニット間の接続に採用された、複数モードで動作可能な複数のクロスバとそれぞれ送受信可能な送受信手段と、
2重化のための第1のモードで動作していた前記複数のクロスバのうちの一つから、エラーの発生を通知するエラー通知信号を前記送受信手段が受信した場合に、該エラーが影響する他のクロスバのモード設定を該第1のモードから独立に動作させるための第2のモードに変更するための設定信号を前記送受信手段により送信させて、該他のクロスバのモード変更を行うモード制御手段と、
を具備することを特徴とするモード管理装置。 - 1つ以上のCPUを搭載したシステムボード、及び周辺装置との接続用のIOユニットを実装可能なユニットとするデータ処理装置に該ユニット間の接続に採用されたクロスバのモード管理に用いられる方法であって、
前記ユニット間の接続に複数のクロスバを配置し、該複数のクロスバを2重化のための第1のモードで動作させ、
前記複数のクロスバのうちの一つに発生したエラーにより、該エラーが影響する他のクロスバのモード設定を前記第1のモードから独立に動作させるための第2のモードにモード変更する、
ことを特徴とするモード管理方法。 - それぞれが処理部を搭載する複数の処理ユニットと、
それぞれが前記複数の処理ユニットに接続され、前記複数の処理ユニット間のデータ転送に介在する、動作モードが二重化モードと一重化モードとに切り替えられる、二重化された複数のクロスバユニットと、
前記二重化された複数のクロスバユニットのうちいずれか一方にエラーが発生した場合、動作モードを二重化モードから一重化モードに切り替える指示を他方のクロスバユニットに送出するモード変更手段と、を備えたことを特徴とするデータ処理装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006223663A JP4755050B2 (ja) | 2006-08-18 | 2006-08-18 | データ処理装置、モード管理装置、及びモード管理方法 |
DE200760002956 DE602007002956D1 (de) | 2006-08-18 | 2007-04-26 | Datenverarbeitungsverwaltungsvorrichtung, Modusverwaltungsvorrichtung und Modusverwaltungsverfahren |
EP20070106998 EP1890439B1 (en) | 2006-08-18 | 2007-04-26 | Data processing management apparatus, mode management apparatus and mode management method |
US11/741,993 US7823027B2 (en) | 2006-08-18 | 2007-04-30 | Data processing management apparatus, mode management apparatus and mode management method |
CN2007101041704A CN101126994B (zh) | 2006-08-18 | 2007-05-21 | 数据处理装置及其模式管理装置以及模式管理方法 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006223663A JP4755050B2 (ja) | 2006-08-18 | 2006-08-18 | データ処理装置、モード管理装置、及びモード管理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008046996A true JP2008046996A (ja) | 2008-02-28 |
JP4755050B2 JP4755050B2 (ja) | 2011-08-24 |
Family
ID=38669390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006223663A Expired - Fee Related JP4755050B2 (ja) | 2006-08-18 | 2006-08-18 | データ処理装置、モード管理装置、及びモード管理方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7823027B2 (ja) |
EP (1) | EP1890439B1 (ja) |
JP (1) | JP4755050B2 (ja) |
KR (1) | KR100936203B1 (ja) |
CN (1) | CN101126994B (ja) |
DE (1) | DE602007002956D1 (ja) |
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- 2006-08-18 JP JP2006223663A patent/JP4755050B2/ja not_active Expired - Fee Related
-
2007
- 2007-04-26 EP EP20070106998 patent/EP1890439B1/en not_active Expired - Fee Related
- 2007-04-26 DE DE200760002956 patent/DE602007002956D1/de active Active
- 2007-04-30 US US11/741,993 patent/US7823027B2/en not_active Expired - Fee Related
- 2007-05-21 CN CN2007101041704A patent/CN101126994B/zh not_active Expired - Fee Related
- 2007-05-22 KR KR20070049764A patent/KR100936203B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
JP4755050B2 (ja) | 2011-08-24 |
KR20080016438A (ko) | 2008-02-21 |
EP1890439A1 (en) | 2008-02-20 |
US20080046629A1 (en) | 2008-02-21 |
CN101126994B (zh) | 2010-08-18 |
EP1890439B1 (en) | 2009-10-28 |
US7823027B2 (en) | 2010-10-26 |
DE602007002956D1 (de) | 2009-12-10 |
KR100936203B1 (ko) | 2010-01-11 |
CN101126994A (zh) | 2008-02-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090409 |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
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