JP2007508754A5

JP2007508754A5 -

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Publication number: JP2007508754A5
Application number: JP2006534564A
Authority: JP
Filing date: 2004-07-01
Publication date: 2009-11-19

Claims

光学的受信パルス列は、パルスパケットとパケットポーズとを有し、前記光学的受信パルス列は光に依存する電流パルス列に変換され、前記光に依存する電流パルス列は電圧パルス列に変換され、前記電圧パルス列の振幅が制御され、前記電圧パルス列のパルスは出力パルス列のデジタル出力パルスに変換される、光学的受信パルス列を電気的出力パルスに変換する方法において、
前記電流パルス列が制御されて第１の電圧パルス列に変換されることと、
前記第１の電圧パルス列の振幅は、前記第１の電圧パルス列が制御可能に制限されることによって第２の電圧パルス列に変換されることと、
前記第２の電圧パルス列の振幅に依存して、第１の振幅値の下方に、前記第２の電圧パルス列の静的オフセットがない第３の電圧パルス列が生成されることと、
前記第１の振幅値の上方に、前記第３の電圧パルス列は、部分的に、前記第２の電圧パルス列の静的オフセットを有しないことと、
前記第１の振幅値よりも大きい第２の振幅値の上方に、第２の振幅値の上方に位置する第２の電圧パルス列の積分を除去することによって、動的オフセットがない前記第３の電圧パルス列が生成されることと、
前記第２の振幅値の下方に、前記第３の電圧パルス列は、部分的に、前記第２の電圧パルス列の動的オフセットを有しないことと、
パケットポーズが出現した場合、前記第３の電圧パルス列の振幅がゼロセットされることと、
前記第３の電圧パルス列から前記出力パルス列が生成されることを特徴とする方法。
すべての電気的パルス列は、差動信号パルス列であることを特徴とする請求項１に記載の方法。
第２の電圧パルス列の非対称パルス列に対して、第３の電圧パルス列を生成するために動的オフセット分離が実行されることと、前記第２の電圧パルス列は、コンデンサ（２７）によりハイパスフィルタリングされることと、前記各パルスポーズにて、前記第２の電圧パルス列の振幅の大きさに依存して決まる量だけコンデンサ（２７）が放電されることを特徴とする請求項１又は２に記載の方法。
出力パルス列の各パルスは、所定の時間長との時間比較を開始し、前記所定の時間長の経過後、パルスパケットの終端を示す「Ｌｏｃｋ」信号が生成されることを特徴とする請求項１〜３のいずれか１項に記載の方法。
時間長は、待ち時間よりも小さく、最長パルスポーズよりも大きいことを特徴とする請求項４に記載の方法。
第２の電圧パルス列の振幅に依存する第１の制御電圧「ＡＧＣＳＨ」は、前記電流パルス列を電圧パルス列に変換する際に生成される第１の電圧パルス列の振幅を制御するために生成されることを特徴とする請求項１〜５のいずれか１項に記載の方法。
第２の電圧パルス列の振幅は、第１の振幅値よりも大きく、Ｌｏｃｋ信号がアクティブである場合、前記第１の制御電圧「ＡＧＣＳＨ」に依存する第２の制御電圧「Ｚｅｒｏ」は、パケットポーズ発生時に前記第３の電圧パルス列の振幅をゼロセットするために生成されることを特徴とする請求項６に記載の方法。
第１の制御電圧「ＡＧＣＳＨ」に依存する第３の制御電圧「Ｌｉｍｉｔｅｒ」が生成され、これにより、第２の電圧パルス列の振幅が制限されることを特徴とする請求項６又は７に記載の方法。
第１の制御電圧「ＡＧＣＳＨ」に依存する第４の制御電圧「Ｓｈｏｒｔ」が生成され、これにより、静的オフセットまたは動的オフセットがない第３の電圧パルス列が生成されることを特徴とする請求項６又は８に記載の方法。
第１の制御電圧「ＡＧＣＳＨ」に依存する第５の制御電圧「Ｌｅｖｅｌ」が生成され、これにより、第３のパルス列を出力パルス列に変換する際に比較器のスイッチング閾値およびヒステリシスが制御されることを特徴とする請求項６又は９に記載の方法。
フォトダイオードと接続されたバイアス電圧生成器と、入力側でフォトダイオードと接続されたトランスインピーダンス増幅器と、トランスインピーダンス増幅器の下流に接続され、出力パルス列を出力する出力を有する比較器とからなる、電気的な出力パルス列を電気的出力パルス列に変換する装置であって、前記フォトダイオード（１）の電極は、それぞれ、コンデンサ（５）を介して前記トランスインピーダンス増幅器（３）の入力と接続されることと、前記トランスインピーダンス増幅器（３）の出力は、バッファ増幅器（６）の入力と接続されることと、前記バッファ増幅器（６）の出力は、ハイパス回路（７）を介して前記比較器（４）の入力と接続され、前記ハイパス回路（７）のコンデンサ（２７）は、制御可能な素子（２９）によりブリッジ接続されることと、前記トランスインピーダンス増幅器（３）の増幅を制御する増幅制御装置（８）の入力は、前記バッファ増幅器（６）の出力と接続され、前記増幅制御装置（８）の出力は、前記トランスインピーダンス増幅器（３）の制御信号入力と接続されることとを特徴とする装置。
モジュール間、すなわち、トランスインピーダンス増幅器（３）とバッファ増幅器（６）、バッファ増幅器（６）とハイパス回路（７）、ハイパス回路（７）と比較器（４）の接続は、差動信号を伝送する２つの信号経路からなることを特徴とする請求項１１に記載の装置。
ハイパス回路（７）は、２つの入力を有し、入力ＩＮは、第１のコンデンサ（２７）の第１の端子と接続され、入力ＩＰは、第２のコンデンサ（２７）の第１の端子と接続されることと、前記第１のコンデンサ（２７）の前記第２の端子は、前記ハイパス回路（７）の出力ＯＮと接続され、前記第２のコンデンサ（２７）の第２の端子は、前記ハイパス回路（７）の出力ＯＰと接続されることと、入力側の第１の分圧器（２８）と出力側の第２の分圧器（２６）とが設けられ、前記第１の分圧器（２８）は、第１のコンデンサ（２７）の第１の端子と第２のコンデンサ（２７）の第１の端子の間に接続され、かつ、前記第２の分圧器（２６）は、第１のコンデンサ（２７）の第２の端子と第２のコンデンサ（２７）の第２の端子の間に接続され、前記入力側の第１の分圧器（２８）と出力側の第２の分圧器（２６）のそれぞれの中間タップが互いに接続されることと、前記第１および第２のコンデンサ（２７）は、前記それぞれの制御可能な素子として各１つのＭＯＳＦＥＴ（２９）のソースドレイン領域によりブリッジ接続されることと、前記２つのトランジスタ（２９）のゲート端子は、入力「Ｓｈｏｒｔ」と接続されることと、前記出力ＯＮおよびＯＰは、第３のＭＯＳＦＥＴ（３０）のソースドレイン領域の各１つの端子と接続され、前記第３のＭＯＳＦＥＴ（３０）のゲート端子は、「Ｚｅｒｏ」入力と接続されることとを特徴とする請求項１２に記載の装置。
比較器（４）の出力は、パルスパケットに信号で知らせるインタロック論理部（９）の入力と接続されることと、前記インタロック論理部（９）の第１の出力（「Ｔｉｍｅ」）は、前記増幅制御装置（８）の第２の入力（「Ｔｉｍｅ」）と接続されることとを特徴とする請求項１１から１３のいずれか１項に記載の装置。
インタロック論理部（９）の第２の出力（「Ｌｏｃｋ」）は、終端制御装置（１０）の第１の入力（「Ｌｏｃｋ」）と接続されることと、前記終端制御装置（１０）の第２の入力（「ＡＧＣＳＨ」）は、前記増幅制御装置（８）の出力（「ＡＧＣＳＨ」）と接続されることと、前記エンド制御装置（１０）の第１の出力（「Ｚｅｒｏ」）は、前記ハイパス回路（７）の「Ｚｅｒｏ」入力と接続されることとを特徴とする請求項１３又は１４に記載の装置。
終端制御装置（１０）の第２の出力（「Ｉｎｔｅｎｓ」）は、増幅制御装置（８）の第３の入力（「Ｉｎｔｅｎｓ」）と接続されることを特徴とする、請求項１１〜１５のいずれか１項に記載の装置。