JP2007329470A - 半導体オンインシュレータ型ウエハを製造する方法及び半導体オンインシュレータウエハ - Google Patents
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Abstract
【解決手段】半導体オンインシュレータウエハを製造する方法であって、半導体基板又はエピタキシャル半導体層を備える基板をソース基板1として設けるステップと、ソース基板1をハンドル基板5に対して付着させてソースハンドル化合物19を形成するステップと、ソース基板1の内側に設けられ且つ主面と略平行の所定の分割領域でソース基板1をソースハンドル化合物19から分離することにより、半導体オンインシュレータ型ウエハを形成するステップとを備える方法に関する。また、電気的特性を向上させるため、拡散バリア層、特に酸素拡散バリア層がソース基板上1に設けられる。
【選択図】図1
Description
Claims (26)
- 半導体オンインシュレータ型ウエハを製造する方法であって、
a)半導体基板又はエピタキシャル半導体層を備える基板をソース基板(1)として設けるステップと、
b)拡散バリア層(11)、特に酸素拡散バリア層を前記ソース基板(1)の1つの主面(3)上に設けるステップと、
c)前記ソース基板(1)をハンドル基板(5)に対して付着させてソースハンドル化合物(19)を形成するステップと、
d)前記ソース基板(1)の内側に設けられ且つ前記主面(3)と略平行の所定の分割領域(15)で前記ソース基板の少なくとも一部(25)を前記ソースハンドル化合物(19)から分離することにより、前記半導体オンインシュレータ型ウエハを形成するステップと、
を備える方法。 - 前記拡散バリア層(11)が、金属窒化物層、特にアルミニウム窒化物AlNx層(7)である、請求項1に記載の方法。
- ステップb)が、誘電体層(41、7)を設けること、或いは、誘電体層、特に、酸化物層、SiO2層、HfO2又はZrO2層等のHigh−k誘電体層、シリコンナイトライド層、カーボン層、アルミナ層又はダイヤモンド層へ変質される層を前記拡散バリア層(11)上に堆積させることを更に備える、請求項1又は2に記載の方法。
- ステップb)の後、好ましくは前記拡散バリア層(11)の少なくとも一部の前記拡散バリア層の少なくとも一部の少なくとも酸素及び/又は窒素との反応によって化学的組成を変えることにより改質拡散バリア層(13)が得られる、請求項1又は3のいずれか一項に記載の方法。
- 前記改質拡散バリア層(13)が、熱処理によって得られる、請求項4に記載の方法。
- 前記改質拡散バリア層(13)が、前記誘電体層又は前記誘電体層(41)へ変質される層を設けた後に熱処理により得られる、請求項5に記載の方法。
- 前記熱処理が、急速熱処理、標準的な熱処理、真空下での熱処理、制御された雰囲気下、特に酸化雰囲気下での熱処理、酸素及び/又は窒素プラズマ下での処理、及び、UVを伴う或いは伴わないオゾン処理のうちの少なくとも1つである、請求項6に記載の方法。
- 前記処理が、表面処理である、請求項7に記載の方法。
- 前記改質拡散バリア層(13)が、アルミニウムオキシナイトライドAlOxNy、シリコンアルミニウムオキシナイトライドSixAlyNzOt又はGexAlyOzNt層である、請求項4〜8のいずれか一項に記載の方法。
- 前記改質拡散バリア層(13)上には第2の拡散バリア層(51’)が設けられている、請求項3〜9のいずれか一項に記載の方法。
- 前記ソース基板(1)を前記ハンドル基板(5)に対して付着させる前に、前記ソース基板(1)に対して付着される第3の拡散バリア層(63)が前記ハンドル基板(5)の表面上に設けられる、請求項1〜10のいずれか一項に記載の方法。
- 前記第1の拡散バリア層及び/又は前記第2の拡散バリア層及び/又は前記第3の拡散バリア層(11、51’、63)には少なくとも1単分子層から2μmまでの厚さ、特に2nm〜20nmの厚さ、とりわけ3nmの厚さが与えられ、及び/又は、誘電体層(41、7)には200nm〜500nmの厚さ、特に300nmの厚さが与えられる、請求項1〜11のいずれか一項に記載の方法。
- 前記第1の拡散バリア層及び/又は前記第2の拡散バリア層及び/又は前記第3の拡散バリア層(11、51、63)が同じ材料から成る、請求項9〜12のいずれか一項に記載の方法。
- ステップc)の前に、特にステップb)の前に、好ましくは原子種を注入する又は共注入することにより、前記ソース基板(1)の内側に前記所定の分割領域(15)を形成するステップを更に備える、請求項1〜13のいずれか一項に記載の方法。
- 特にフッ素酸(HF)、緩衝酸、環式フッ素酸(CHF)、水及び/又はオゾン及び/又はブラッシングを使用することにより前記主面(3)を洗浄するステップをステップb)の前に更に備える、請求項1〜14のいずれか一項に記載の方法。
- 前記ソース基板(1)の半導体が、ゲルマニウム(Ge)、シリコン(Si)、窒化ガリウム(GaN)、リン化インジウム(InP)又はガリウムヒ素(GaAs)のうちの1つであり、及び/又は、前記ハンドル基板(5)の材料が、ゲルマニウム(Ge)、シリコン(Si)、シリコン(Si)上に熱的に成長された二酸化ケイ素、シリコンカーバイド(SiC)、ガリウムヒ素(GaAs)、窒化ガリウム、サファイア又は石英のうちの1つである、請求項1〜15のいずれか一項に記載の方法。
- − ハンドル基板(5)、特に、ゲルマニウム(Ge)、シリコン(Si)、シリコン(Si)上に熱的に成長された二酸化ケイ素、シリコンカーバイド(SiC)、ガリウムヒ素(GaAs)、窒化ガリウム、サファイア又は石英のうちの1つと、
− 誘電体層(7、41、51)、特に、酸化物層、SiO2層、High−k誘電体層、シリコンナイトライド層、カーボン層、アルミナ層又はダイヤモンド層と、
− 半導体層(29)、特に、ゲルマニウム(Ge)、シリコン(Si)、窒化ガリウム(GaN)、リン化インジウム(InP)又はガリウムヒ素(GaAs)のうちの1つと、
を備える半導体オンインシュレータ(SeOI)ウエハにおいて、
前記半導体層(29)と前記誘電体層(7、41、51)との間に拡散バリア層(11)、特に酸素拡散バリア層を更に備えることを特徴とする半導体オンインシュレータ(SeOI)ウエハ。 - 前記拡散バリア層(11)が、金属窒化物層、特にアルミニウム窒化物AlNx層である、請求項17に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記拡散バリア層(11)の少なくとも一部の酸化の結果である改質拡散バリア層(13)を更に備える、請求項17又は18に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記改質拡散バリア層(13)の領域が、前記ハンドル基板(5)の領域の一部だけを表す、請求項19に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記改質拡散バリア層(13)が、アルミニウムオキシナイトライドAlON、シリコンアルミニウムオキシナイトライドSixAlyNzOt又はGexAlyOzNt層である、請求項19又は20に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記改質拡散バリア層(13)の下側に第2の拡散バリア層(51’)を更に備える、請求項19〜21のいずれか一項に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記改質拡散バリア層(13)の下側に第3の拡散バリア層(63)を更に備える、請求項17〜22のいずれか一項に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記誘電体層及び前記拡散バリア層が同じ材料から成る、請求項17〜23のいずれか一項に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記第1の拡散バリア層及び/又は前記第2の拡散バリア層及び/又は前記第3の拡散バリア層(11、51’、63)が、少なくとも1単分子層から2μmまでの厚さ、特に2nm〜20nmの厚さ、とりわけ3nmの厚さを有し、及び/又は、誘電体層(7、41、51)には200nm〜500nmの厚さ、特に300nmの厚さが与えられる、請求項17〜24のいずれか一項に記載の半導体オンインシュレータ(SeOI)ウエハ。
- 前記半導体層(29)の面積が、部分転移に起因してハンドル基板(5)の面積よりも小さい、請求項17〜25のいずれか一項に記載の半導体オンインシュレータ(SeOI)ウエハ。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012023326A (ja) * | 2009-09-04 | 2012-02-02 | Sumitomo Chemical Co Ltd | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2923079B1 (fr) * | 2007-10-26 | 2017-10-27 | S O I Tec Silicon On Insulator Tech | Substrats soi avec couche fine isolante enterree |
US8815641B2 (en) * | 2010-01-29 | 2014-08-26 | Soitec | Diamond SOI with thin silicon nitride layer and related methods |
US8476150B2 (en) * | 2010-01-29 | 2013-07-02 | Intersil Americas Inc. | Methods of forming a semiconductor device |
GB2484506A (en) * | 2010-10-13 | 2012-04-18 | Univ Warwick | Heterogrowth |
US9287351B2 (en) * | 2011-06-30 | 2016-03-15 | Kyocera Corporation | Composite substrate and method for manufacturing same |
US8637381B2 (en) * | 2011-10-17 | 2014-01-28 | International Business Machines Corporation | High-k dielectric and silicon nitride box region |
US9496279B2 (en) | 2012-02-29 | 2016-11-15 | Kyocera Corporation | Composite substrate |
FR2993703A1 (fr) * | 2012-07-23 | 2014-01-24 | Soitec Silicon On Insulator | Procede de transfert d'une couche de semi-conducteur |
US9082692B2 (en) | 2013-01-02 | 2015-07-14 | Micron Technology, Inc. | Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices |
CN103872184B (zh) * | 2014-04-03 | 2016-04-13 | 苏州阿特斯阳光电力科技有限公司 | 一种抗pid晶体硅太阳能电池制作方法 |
US10312134B2 (en) * | 2014-09-04 | 2019-06-04 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss |
FR3027451B1 (fr) * | 2014-10-21 | 2016-11-04 | Soitec Silicon On Insulator | Substrat et procede de fabrication d'un substrat |
CN108780776B (zh) | 2015-11-20 | 2023-09-29 | 环球晶圆股份有限公司 | 使半导体表面平整的制造方法 |
US10181419B2 (en) * | 2016-08-23 | 2019-01-15 | QROMIS, Inc. | Vertical semiconductor diode manufactured with an engineered substrate |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63248148A (ja) * | 1987-04-03 | 1988-10-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
JPH05217826A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体基体及びその作製方法 |
JPH05235007A (ja) * | 1991-03-07 | 1993-09-10 | Nippon Soken Inc | 半導体基板の製造方法 |
JPH07254690A (ja) * | 1994-01-26 | 1995-10-03 | Commiss Energ Atom | 半導体板形成方法 |
JP2003172950A (ja) * | 2001-06-22 | 2003-06-20 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
WO2004077553A1 (en) * | 2003-02-28 | 2004-09-10 | S.O.I.Tec Silicon On Insulator Technologies | Relaxation of a thin layer at a high temperature after its transfer |
WO2005031842A2 (en) * | 2003-09-26 | 2005-04-07 | Universite Catholique De Louvain | Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses |
JP2005210060A (ja) * | 2003-12-26 | 2005-08-04 | Fujitsu Ltd | 半導体装置とその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10041748A1 (de) * | 2000-08-27 | 2002-03-14 | Infineon Technologies Ag | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
KR100476901B1 (ko) * | 2002-05-22 | 2005-03-17 | 삼성전자주식회사 | 소이 반도체기판의 형성방법 |
FR2856841A1 (fr) * | 2003-06-24 | 2004-12-31 | Commissariat Energie Atomique | Procede de realisation d'une structure empilee par transfert de couche mince. |
FR2857503B1 (fr) * | 2003-07-10 | 2005-11-11 | Soitec Silicon On Insulator | Procede d'implantation au travers d'une surface irreguliere |
US7102232B2 (en) * | 2004-04-19 | 2006-09-05 | International Business Machines Corporation | Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer |
-
2006
- 2006-05-18 EP EP06290815A patent/EP1858071A1/en not_active Withdrawn
-
2007
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63248148A (ja) * | 1987-04-03 | 1988-10-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
JPH05235007A (ja) * | 1991-03-07 | 1993-09-10 | Nippon Soken Inc | 半導体基板の製造方法 |
JPH05217826A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体基体及びその作製方法 |
JPH07254690A (ja) * | 1994-01-26 | 1995-10-03 | Commiss Energ Atom | 半導体板形成方法 |
JP2003172950A (ja) * | 2001-06-22 | 2003-06-20 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
WO2004077553A1 (en) * | 2003-02-28 | 2004-09-10 | S.O.I.Tec Silicon On Insulator Technologies | Relaxation of a thin layer at a high temperature after its transfer |
WO2005031842A2 (en) * | 2003-09-26 | 2005-04-07 | Universite Catholique De Louvain | Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses |
JP2005210060A (ja) * | 2003-12-26 | 2005-08-04 | Fujitsu Ltd | 半導体装置とその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012023326A (ja) * | 2009-09-04 | 2012-02-02 | Sumitomo Chemical Co Ltd | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
US9112035B2 (en) | 2009-09-04 | 2015-08-18 | Sumitomo Chemical Company, Limited | Semiconductor substrate, field-effect transistor, integrated circuit, and method for fabricating semiconductor substrate |
Also Published As
Publication number | Publication date |
---|---|
US20070284660A1 (en) | 2007-12-13 |
JP5088729B2 (ja) | 2012-12-05 |
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US7776716B2 (en) | 2010-08-17 |
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