JP2007266055A - Simoxウェーハの製造方法 - Google Patents

Simoxウェーハの製造方法 Download PDF

Info

Publication number
JP2007266055A
JP2007266055A JP2006085340A JP2006085340A JP2007266055A JP 2007266055 A JP2007266055 A JP 2007266055A JP 2006085340 A JP2006085340 A JP 2006085340A JP 2006085340 A JP2006085340 A JP 2006085340A JP 2007266055 A JP2007266055 A JP 2007266055A
Authority
JP
Japan
Prior art keywords
oxide film
oxygen
ion implantation
simox
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006085340A
Other languages
English (en)
Other versions
JP5157075B2 (ja
Inventor
Yoshio Murakami
義男 村上
Tetsuya Nakai
哲弥 中井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006085340A priority Critical patent/JP5157075B2/ja
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to TW096110633A priority patent/TWI345286B/zh
Priority to SG200702274-2A priority patent/SG136099A1/en
Priority to EP07006289A priority patent/EP1840957A1/en
Priority to SG200906432-0A priority patent/SG155989A1/en
Priority to US11/729,229 priority patent/US20070224773A1/en
Priority to KR1020070029964A priority patent/KR100878732B1/ko
Publication of JP2007266055A publication Critical patent/JP2007266055A/ja
Application granted granted Critical
Publication of JP5157075B2 publication Critical patent/JP5157075B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

【課題】SIMOXプロセスにおいて、ベアシリコン表面へのパーティクルの付着を効果的に抑制して、従来に比し、パーティクルに起因した表面欠陥の発生を大幅に低減する。
【解決手段】酸素イオン注入工程および高温アニール工程を有するSIMOXウェーハの製造方法において、
該酸素イオン注入に先立ち、ウェーハの表面に酸化膜を形成し、該酸化膜を通して酸素イオンの注入を行う。
【選択図】図2

Description

本発明は、高速、低消費電力なSOI(Silicon on Insulator)デバイスを形成するため の埋め込み酸化膜(Buried Oxide:BOX)を有する薄膜SOIウェーハに関するものであり、より 詳細には、ウェーハ表面に酸素イオンをイオン注入により打ち込んだ後、高温でアニールをすることにより埋め込み酸化膜を形成した、SIMOX(Separation by Implanted Oxygen )ウェーハの製造方法に関するものである。
薄膜SOIウェーハの製造方法としては、従来から、酸素注入時におけるドーズ量が高い、いわゆる高ドーズSIMOX法と、この高ドーズSIMOX法に比べて一桁程度低いドーズ量で酸素イオンを注入した後、高酸素雰囲気下でアニールを行う、いわゆる低ドーズSIMOX法の2種類が知られている。
さらに、近年では、低ドーズSIMOX法において、最後の酸素イオン注入を、室温付近で低ドーズ量で行うことによりアモルファス層を形成し、より低ドーズでのBOX形成を可能にした、いわゆるMLD(Modified Low Dose)法が開発され、ウェーハの量産に貢献している。
高ドーズSIMOX法は、典型的には、酸素イオンを、加速エネルギー:150keV、ドーズ量:1.5×1018cm-2超え、基板温度:500℃程度の条件で注入し、その後、1300℃超えの温度で、酸素を0.5〜2%含むアルゴン(Ar)あるいは窒素(N2)雰囲気中で、4〜8時間程度のアニールを行う方法である(例えば非特許文献1)。
しかしながら、この高ドーズSIMOX法は、注入時間が極めて長く、スループットが悪いことの他、SOI層の転位密度が1×105〜1×107cm-2と極めて高いという問題があった。
「K.Izumi et al. Electron. Lett.(UK)vol.14(1978)p.593」
また、低ドーズSIMOX法は、上記した高ドーズSIMOX法の欠点を改善したもので、典型的には、酸素イオンを、加速エネルギー:150keV超え、ドーズ量:4×1017〜1×1018cm-2、基板温度:400〜600℃程度の条件で注入し、その後のアニールを、1300℃超えの温度で、30〜60%の酸素を含むアルゴン雰囲気下で行い、このアニール工程における酸素の内部酸化(Internal Thermal Oxidation:略して「ITOX」ともいう)によって、埋め込み酸化膜(BOX)を厚膜化すると共に、貫通転位密度を低減するなど、大幅な品質向上を実現させている(例えば非特許文献2)。
「S. Nakashima et al. Proc. IEEE int. SOI Conf.(1994)p.71〜72」
さらに、MLD法は、低ドーズSIMOX法の改良版として開発されたもので、従来の高温(400〜650℃)での酸素注入後に、さらに室温で1桁低いドーズ量の酸素注入を行い、アモルファス層を埋め込み酸化膜(BOX)表面に形成する方法である(例えば非特許文献3および特許文献1)。
この方法によると、1.5×1017〜6×1017cm-2という広い低ドーズ量範囲で、連続なBOX成長が可能であり、また、その後のITOXプロセスにおいても、従来のITOXの1.5倍の速度で内部酸化が可能になった。その結果、BOX膜は、熱酸化膜に極めて近くなり、大幅な品質の改善が達成された。通常、このMLD法では、SOI層中の酸素量を下げるために、ITOX工程の後に、5〜10時間程度、酸素を0.5〜2%含むAr雰囲気中においてアニールを行うのことが一般的である。
「O.W.Holland et al. Appl.Phys.Lett.(USA)vol. 69(1996)p.574」 米国特許第5930643号公報
上述したとおり、高ドーズSIMOX法、低ドーズSIMOX法およびMLD法いずれの方法においても、SIMOXプロセスは、大別して、イオン注入によって酸素イオンを150keV超程度のエネルギーで、1.5×1017〜1×1018cm-2程度のドーズ量だけ注入する工程と、注入された酸素イオンによってできたシリコン中のダメージを回復し、平坦な埋め込み酸化膜(BOX)を形成するための高温アニール工程の2つの工程からなる。
そして、これらのSIMOXプロセスは、すべてベア(酸化膜等が無い)なシリコンウェーハに酸素イオン注入を行い、さらに洗浄後にベアなシリコンを高温でアニールすることにより形成されている。
しかしながら、SIMOXプロセスのような、比較的高温(350〜500℃)で、高いドーズ量(2×1017〜1×1018cm-2)の注入工程においては、多数のパーティクルがシリコンの表面に付着し、表面欠陥の原因となることが知られている。
さらには、酸素イオン注入後、埋め込み酸化膜(BOX)を形成するための高温アニール工程においても、チューブやボート、ホルダー等の部材からパーティクルが発生して、ベアなシリコン表面に付着し、やはり表面欠陥の原因となることが明らかになった。
本発明は、上記の問題を有利に解決するもので、酸素イオンの注入工程においてはもとより、高温アニール工程においても、シリコン表面へのパーティクルの付着を効果的に抑制して、従来に比し、パーティクルに起因した表面欠陥の発生を大幅に低減したSIMOXウェーハの製造方法を提案することを目的とする。
さて、発明者らは、上記の目的を達成すべく鋭意検討を重ねたところ、酸素イオンの注入に先立ち、ウェーハの表面に適当な厚みの酸化膜を形成し、この酸化膜を通して酸素イオン注入を行うことにより、この工程でウェーハに付着するパーティクルのシリコン表面への直接の接触を効果的に防止できること、またかかる酸化膜を酸素イオン注入後も除去せず、後続の高温アニール工程において保護膜として利用することにより、アニール工程におけるパーティクルのシリコン表面への直接の接触も併せて防止できることの知見を得た。
本発明は、上記の知見に立脚するものである。
すなわち、本発明の要旨構成は次のとおりである。
(1)酸素イオン注入工程および高温アニール工程を有するSIMOXウェーハの製造方法において、
該酸素イオン注入に先立ち、ウェーハの表面に酸化膜を形成し、該酸化膜を通して酸素イオン注入を行うことを特徴とするSIMOXウェーハの製造方法。
(2)前記酸素イオン注入後に、酸化膜の一部または全部をエッチングすることにより、該酸化膜上に付着したパーティクルを除去することを特徴とする上記(1)記載のSIMOXウェーハの製造方法。
(3)前記酸素イオン注入後に、酸化膜を少なくとも完全には除去せず、後続の高温アニール工程において保護膜として利用することを特徴とする上記(1)記載のSIMOXウェーハの製造方法。
(4)前記酸化膜が、酸素または水蒸気を用いた酸化処理、あるいはシランまたはジクロルシランと酸素を用いたCVD処理により形成されたことを特徴とする上記(1)〜(3)のいずれかに記載のSIMOXウェーハの製造方法。
(5)前記酸化膜の厚みが、5〜100nmであることを特徴とする上記(1)〜(4)のいずれかに記載のSIMOXウェーハの製造方法。
(6)前記酸化膜の外周を、エッジエッチング等によって除去し、酸素イオン注入工程における電荷の接触ピンからの流れを向上させたことを特徴とする上記(1)〜(5)のいずれかに記載のSIMOXウェーハの製造方法。
本発明によれば、SIMOXプロセスにおける酸素イオン注入工程、さらには高温アニール工程においても、ウェーハに付着するパーティクルのシリコン表面への直接の接触を効果的に阻止することができ、その結果、パーティクルに起因した表面欠陥の発生を従来に較べて大幅に低減することができる。
以下、図面を参照しつつ本発明を具体的に説明する。
SIMOXプロセスにおける酸素イオン注入工程では、ウェーハのホルダー部分や回転系、ビームライン、搬送系などから、少なからずパーティクルが発生する。このパーティクルは、各部材の材料であるシリコン、シリコン酸化物およびカーボンなどが中心である。
従来、図1(a)に示すように、かようなパーティクル1が、ウェーハ2のベアシリコン表面に付着していると、酸素イオン注入によるBOX膜3の形成時の温度上昇によって、図1(b)に示すように、シリコン表面に焼き付き、最終製品におけるパーティクル欠陥の原因となる可能性が高かった。また、かようなシリコン表面に焼き付いたパーティクル1は、図1(c)に示すようにアニール時に形成された酸化膜4のエッチング時に、酸化膜4と共に除去されたとしても、図1(d)に示すように、穴状の痕跡5として残り、これが表面欠陥となる。
これに対し、本発明に従い、図2(a)に示すように、酸素イオンの注入に先立って、シリコン表面に酸化膜(以下、この酸化膜を、アニール時に形成される酸化膜4と区別するためにスクリーンオキサイドと呼ぶ)6を形成しておき、このスクリーンオキサイド6を通過させて酸素イオン注入を行うと、注入中にパーティクル1が発生したとしても、図2(b)に示すように、このパーティクル1は直接シリコン表面に付着せず、スクリーンオキサイド6の表面に付着することになるから、図2(c)に示すように、アニール中にこのパーティクル1がシリコン表面に焼き付くことはなく、従って、注入後にこのスクリーンオキサイド6を酸化膜4もろともHF等でエッチングすれば、このスクリーンオキサイド6と共にパーティクル1も同時に除去されるので、図2(d)に示すように、シリコン表面はベアな状態に保持されるのである。
さらに、このスクリーンオキサイドを、酸素イオン注入後に完全には除去せず、高温アニール工程まで残しておけば、高温アニールプロセス中のパーティクルに対する保護膜としても有効に寄与する。高温アニールプロセスにおいても、特にプロセスの初期の表面酸化膜が形成されていない段階でベアシリコン表面に付着したパーティクルは、その後の高温プロセスで表面に焼き付き、最終製品の表面欠陥の原因となる可能性が高いと考えられる。
なお、このスクリーンオキサイドおよびアニール時に形成された酸化膜は、最終的にはすべて除去されるため、アニール中に付着したパーティクルも酸化膜とともに有効に除去することができる。
ここに、スクリーンオキサイドの膜厚は、酸素イオン注入中のスパッタリングによって減少するため、5nm以上とするこが好ましい。また、注入エネルギーを上げれば、スクリーンオキサイドの膜厚を厚くすることができるが、実際的な注入エネルギーおよびその後のアニールプロセスを考慮すると、100nm以下とすることが望ましい。
また、スクリーンオキサイドの形成方法としては、ケミカルオキサイドやゾルゲル法なども考えられるが、スクリーンオキサイドの品質の観点からは、通常の酸化法またはCVD法(Chemical Vapor Deposition)による酸化膜形成方法が有利に適合する。
さらに、スクリーンオキサイドを形成する場合、シリコン表面が絶縁膜で覆われることになるため、イオン注入中のチャージアップの問題が懸念される。その場合には、ウェーハをホルダーに保持する部分は、ウェーハの外周エッジ部分であるため、この部分をHF等の溶液を用いてエッチングし、この外周エッジ部分の絶縁膜のみ外周から数mm除去することが望ましい。
すなわち、図3に示すように、ウェーハ2の全周にわたって、外周から数mmのみスクリーンオキサイド6が除去されていることが好ましい。
かくすることにより、酸素イオン注入工程における電荷が、接触ピンから有効に流れるようになり、イオン注入中におけるチャージアップの問題が解消される。
参考のため、本発明に従うSIMOXプロセスの代表的なフローチャートを図4に示す。
以下、本発明を、MLD法によるSIMOXプロセスに適用した場合について述べる。
酸素イオンの注入は、まず、加速エネルギー:170keV、ドーズ量:2.5×1017cm-2、基板温度:400℃の条件で行い、その後、室温で、ドーズ量:2.5×1015cm-2のイオン注入を行った。ついで、1320℃、10時間のITOXプロセスの後に、1350℃、10〜20時間のアニールプロセスを、Ar雰囲気(酸素含有量:4%)中で行った。
かくして得られたウェーハのパーティクル欠陥について調べた結果を表1に示す。
表1中、No.1〜5は、従来法に従い行った比較例、またNo.6〜10は、本発明に従い酸素イオン注入に先立ち、ウェーハの表面にスクリーンオキサイドを形成し、このスクリーンオキサイドを通してイオン注入を行った発明例である。発明例のうち一部については、イオン注入後、スクリーンオキサイドの一部または全部をエッチングにより除去した。また、形成したスクリーンオキサイドの厚みおよび酸素イオン注入後のスクリーンオキサイドの除去割合は、表1に併記したとおりである。
なお、パーティクル欠陥は、SP1を用いて、>0.16um、>0.5um、すなわちパーティクルサイズが0.16μm以上および0.5μm以上のもののウェーハ面内における個数で評価した。
Figure 2007266055
同表から明らかなように、本発明のSIMOXプロセスを用いることによって、パーティクルレベルを大幅に低減することができた。
なお、表1中、No.11は、図3に示したような手法により、スクリーンオキサイドの外周(3mm)をエッジエッチングによって除去し、酸素イオン注入工程における電荷の接触ピンからの流れを向上させた例であるが、この場合にはイオン注入中におけるチャージアップの問題は全く生じなかった。
また、上記した比較例および発明例について、SOIウェーハの典型的な欠陥であるHF欠陥およびDivot欠陥の密度についても調査した。
なお、HF欠陥は、cm2当たりの発生個数で、またDivot欠陥は、欠陥をSEMで観察してピットが埋め込み酸化膜まで到達しているものの個数で評価した。
得られた結果を表2に示す。
Figure 2007266055
同表に示したとおり、本発明に従えば、これらのSOIに特有の欠陥も大幅に減少できることが明らかになった。
なお、実施例では、本発明をMLD法によるSIMOXプロセスに適用した場合について主に説明したが、その他、高ドーズSIMOX法および低ドーズSIMOX法によるSIMOXプロセスに適用した場合についても、同様の効果が得られることが確かめられている。
上述したとおり、本発明によって、最終的なSOI表面のパーティクルレベルが、大幅に改善されることが明らかになったが、併せて、ウェーハ裏面にもスクリーンオキサイドを存在させた状態で高温アニールを行った場合には、高温アニール時に裏面のベア面が直接ウェーハホルダーに接触することがなくなったため、ウェーハ裏面で懸念された傷の発生が大幅に減少するという付加的な効果も得られた。
従来法に従うSIMOXプロセスにおけるパーティクルの挙動を説明した図である。 本発明に従うSIMOXプロセスにおけるパーティクルの挙動を説明した図である。 酸素イオン注入工程における電荷の接触ピンからの流れを向上させる要領を示した図である。 本発明に従うSIMOXプロセスの代表的なフローチャートを示した図である。
符号の説明
1 パーティクル
2 ウェーハ
3 BOX膜
4 アニール時に形成された酸化膜
5 穴状の痕跡
6 スクリーンオキサイド

Claims (6)

  1. 酸素イオン注入工程および高温アニール工程を有するSIMOXウェーハの製造方法において、
    該酸素イオン注入に先立ち、ウェーハの表面に酸化膜を形成し、該酸化膜を通して酸素イオン注入を行うことを特徴とするSIMOXウェーハの製造方法。
  2. 前記酸素イオン注入後に、酸化膜の一部または全部をエッチングすることにより、該酸化膜上に付着したパーティクルを除去することを特徴とする請求項1記載のSIMOXウェーハの製造方法。
  3. 前記酸素イオン注入後に、酸化膜を少なくとも完全には除去せず、後続の高温アニール工程において保護膜として利用することを特徴とする請求項1記載のSIMOXウェーハの製造方法。
  4. 前記酸化膜が、酸素または水蒸気を用いた酸化処理、あるいはシランまたはジクロルシランと酸素を用いたCVD処理により形成されたことを特徴とする請求項1〜3のいずれかに記載のSIMOXウェーハの製造方法。
  5. 前記酸化膜の厚みが、5〜100nmであることを特徴とする請求項1〜4のいずれかに記載のSIMOXウェーハの製造方法。
  6. 前記酸化膜の外周を、エッジエッチング等によって除去し、酸素イオン注入工程における電荷の接触ピンからの流れを向上させたことを特徴とする請求項1〜5のいずれかに記載のSIMOXウェーハの製造方法。
JP2006085340A 2006-03-27 2006-03-27 Simoxウェーハの製造方法 Expired - Fee Related JP5157075B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2006085340A JP5157075B2 (ja) 2006-03-27 2006-03-27 Simoxウェーハの製造方法
SG200702274-2A SG136099A1 (en) 2006-03-27 2007-03-27 Method of producing simox wafer
EP07006289A EP1840957A1 (en) 2006-03-27 2007-03-27 Method of producing simox wafer
SG200906432-0A SG155989A1 (en) 2006-03-27 2007-03-27 Method of producing simox wafer
TW096110633A TWI345286B (en) 2006-03-27 2007-03-27 Method of producing simox wafer
US11/729,229 US20070224773A1 (en) 2006-03-27 2007-03-27 Method of producing simox wafer
KR1020070029964A KR100878732B1 (ko) 2006-03-27 2007-03-27 Simox 웨이퍼 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006085340A JP5157075B2 (ja) 2006-03-27 2006-03-27 Simoxウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2007266055A true JP2007266055A (ja) 2007-10-11
JP5157075B2 JP5157075B2 (ja) 2013-03-06

Family

ID=38197993

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006085340A Expired - Fee Related JP5157075B2 (ja) 2006-03-27 2006-03-27 Simoxウェーハの製造方法

Country Status (6)

Country Link
US (1) US20070224773A1 (ja)
EP (1) EP1840957A1 (ja)
JP (1) JP5157075B2 (ja)
KR (1) KR100878732B1 (ja)
SG (2) SG136099A1 (ja)
TW (1) TWI345286B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017017221A (ja) * 2015-07-02 2017-01-19 東京エレクトロン株式会社 基板処理方法および記憶媒体

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8778717B2 (en) 2010-03-17 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Local oxidation of silicon processes with reduced lateral oxidation
US8858818B2 (en) * 2010-09-30 2014-10-14 Suvolta, Inc. Method for minimizing defects in a semiconductor substrate due to ion implantation
US8778786B1 (en) 2012-05-29 2014-07-15 Suvolta, Inc. Method for substrate preservation during transistor fabrication

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04737A (ja) * 1990-04-17 1992-01-06 Fujitsu Ltd 半導体装置の製造方法
JPH07193204A (ja) * 1993-12-27 1995-07-28 Nippon Steel Corp 半導体基板の製造方法
JPH1041241A (ja) * 1996-07-26 1998-02-13 Sharp Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2528018A1 (fr) * 1982-06-07 1983-12-09 Cuir Sa Taquets de positionnement de produits en feuille
US4786608A (en) * 1986-12-30 1988-11-22 Harris Corp. Technique for forming electric field shielding layer in oxygen-implanted silicon substrate
US5364800A (en) * 1993-06-24 1994-11-15 Texas Instruments Incorporated Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate
JP3036619B2 (ja) * 1994-03-23 2000-04-24 コマツ電子金属株式会社 Soi基板の製造方法およびsoi基板
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
KR0143344B1 (ko) * 1994-11-02 1998-08-17 김주용 온도의 변화에 대하여 보상 기능이 있는 기준전압 발생기
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
JP3762144B2 (ja) * 1998-06-18 2006-04-05 キヤノン株式会社 Soi基板の作製方法
US20010038153A1 (en) * 2000-01-07 2001-11-08 Kiyofumi Sakaguchi Semiconductor substrate and process for its production

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04737A (ja) * 1990-04-17 1992-01-06 Fujitsu Ltd 半導体装置の製造方法
JPH07193204A (ja) * 1993-12-27 1995-07-28 Nippon Steel Corp 半導体基板の製造方法
JPH1041241A (ja) * 1996-07-26 1998-02-13 Sharp Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017017221A (ja) * 2015-07-02 2017-01-19 東京エレクトロン株式会社 基板処理方法および記憶媒体

Also Published As

Publication number Publication date
EP1840957A1 (en) 2007-10-03
TW200802694A (en) 2008-01-01
TWI345286B (en) 2011-07-11
SG136099A1 (en) 2007-10-29
JP5157075B2 (ja) 2013-03-06
KR20070096976A (ko) 2007-10-02
US20070224773A1 (en) 2007-09-27
SG155989A1 (en) 2009-10-29
KR100878732B1 (ko) 2009-01-14

Similar Documents

Publication Publication Date Title
TWI610335B (zh) 貼合式soi晶圓的製造方法及貼合式soi晶圓
KR20160145600A (ko) 접합 soi 웨이퍼의 제조방법
KR101623968B1 (ko) 감소된 secco 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법
JP2009176860A (ja) 貼り合わせウェーハの製造方法
KR20180015634A (ko) 접합 soi 웨이퍼의 제조방법
JP5157075B2 (ja) Simoxウェーハの製造方法
JP5499428B2 (ja) 貼り合わせウェーハの製造方法
TW200816368A (en) Method of producing simox wafer
JP2009272471A (ja) 貼り合わせウェーハの製造方法
JP2006303089A (ja) シリコン基板の洗浄方法
JP2007305662A (ja) 半導体基板の製造方法
JP2007266059A (ja) Simoxウェーハの製造方法
US20110212598A1 (en) Method for manufacturing bonded wafer
JP4581348B2 (ja) 貼り合わせウエーハの製造方法およびsoiウエーハ
JP2010525598A (ja) 複合材料ウェハの製造方法および対応する複合材料ウェハ
JP5766901B2 (ja) 貼り合わせウェーハの製造方法
JP4706199B2 (ja) Simox基板の製造方法
CN113257663A (zh) 一种钴硅化物膜层的形成方法
US20110151643A1 (en) Method for manufacturing bonded wafer
JP4978544B2 (ja) エピタキシャルウェーハの製造方法
WO2019239763A1 (ja) 貼り合わせsoiウェーハの製造方法及び貼り合わせsoiウェーハ
US7935627B1 (en) Forming low dielectric constant dielectric materials
JP5119742B2 (ja) 貼り合わせウエーハの製造方法
JP2010027731A (ja) Simoxウェーハの製造方法及びsimoxウェーハ
JPH1197377A (ja) Soi基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120522

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120622

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20120622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121126

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151221

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees