JP2007251180A - 金属性の制御電極を有する半導体素子を製造する方法、および半導体素子 - Google Patents
金属性の制御電極を有する半導体素子を製造する方法、および半導体素子 Download PDFInfo
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Abstract
【解決手段】前記課題は、半導体層上のゲート電極の第1の層をアルミニウムから形成し、第1の層上に、第2の金属から成る第2の層を堆積し、該第2の金属は、後続の該熱処理で該第1の層のアルミニウムの粒度の成長を制限するものであり、該第2の金属と異なる別の金属を、少なくとも1つの別の層で該第2の層に沈着する
ことを特徴とする方法によって解決される。
【選択図】図1
Description
半導体層上のゲート電極の第1の層をアルミニウムから形成し、
第1の層上に、第2の金属から成る第2の層を堆積し、該第2の金属は、後続の該熱処理で該第1の層のアルミニウムの粒度の成長を制限するものであり、
該第2の金属と異なる別の金属を、少なくとも1つの別の層で該第2の層に沈着する
ことを特徴とする方法によって解決される。
2 バッファ層
3 2次元の電子ガス(チャネル)を含む半導体層
4 バリア層
5 コンタクト層
6 保護層
7 フォトレジスト層
G1,G2,G3 ゲート電極を構成する層
MF,MK 開口
OC オームコンタクト
RC 陥凹トレンチ
GK ゲートヘッドの幅
GL ゲート長
D1 層G1の層厚さ
D2 層G2の層厚さ
D3 層G3の層厚さ
Claims (29)
- 半導体素子の製造方法であって、
該半導体素子は、化合物半導体基板(1)上の半導体層(4)に堆積された金属性のゲート電極を有し、
該ゲート電極は、ゲートボトムとゲートヘッドとを有し、
該ゲート電極の金属の堆積後、上昇された温度で熱処理を行う形式の方法において、
・該半導体層(4)上のゲート電極の第1の層(G1)をアルミニウムから形成し、
・該第1の層(G1)上に、第2の金属から成る第2の層(G2)を堆積し、該第2の金属は、後続の該熱処理で該第1の層(G1)のアルミニウムの粒度の成長を制限するものであり、
・該第2の金属と異なる別の金属を、少なくとも1つの別の層(G3)で該第2の層に沈着する
ことを特徴とする製造方法。 - 前記第1の層を、ゲート長の1.5倍を上回らない第1の層厚さ(D1)で堆積し、とりわけ該ゲート長自体を上回らない第1の層厚さ(D1)で堆積する、請求項1記載の製造方法。
- 前記第1の層を、10nm〜100nmの間の第1の層厚さ(D1)で堆積する、請求項1または2記載の製造方法。
- 前記第2の層として、Alと合金を形成する金属を選択し、
前記熱処理時に、Alおよび該第2の層の金属とを、前記第1の層と第2の層との境界面で合金化する、請求項1から3までのいずれか1項記載の製造方法。 - 前記第2の層(G2)を、Ti,NiまたはPtから形成する、請求項4記載の製造方法。
- 前記第2の層(G2)を、前記第1の層厚さ(D1)より小さい第2の層厚さ(D2)で堆積する、請求項1から5までのいずれか1項記載の製造方法。
- 前記第2の層を、10nm未満の層厚さ(D2)で堆積し、とりわけ5nm未満の層厚さ(D2)で堆積し、有利には2.5nm未満の層厚さで堆積する、請求項6記載の製造方法。
- 前記ゲートヘッドの大部分を、前記別の金属から形成する、請求項1から7までのいずれか1項記載の製造方法。
- 前記別の金属を、前記第1の層厚さ(D1)と第2の層厚さ(D2)との和より大きい層厚さ(D3)で堆積する、請求項1から8までのいずれか1項記載の製造方法。
- 別の金属として、少なくとも大部分はアルミニウムを堆積させ、有利には排他的にアルミニウムを堆積させる、請求項1から9までのいずれか1項記載の製造方法。
- 前記ゲート電極の前記の複数の金属性の層(G1,G2,G3)を、蒸着またはカソードスプレーによって堆積させる、請求項1から10までのいずれか1項記載の製造方法。
- 前記ゲートボトムを、アンダーエッチングされた層の開口(MF)を通過して陥凹トレンチ(RC)に堆積する、請求項1から11までのいずれか1項記載の製造方法。
- 前記第1の層を、前記陥凹トレンチ(RC)の厚さ(DR)の少なくとも50%である第1の層厚さで堆積し、とりわけ前記陥凹トレンチ(RC)の厚さ(DR)の少なくとも65%である第1の層厚さで堆積し、有利には前記陥凹トレンチ(RC)の厚さ(DR)の75%である第1の層厚さで堆積する、請求項12記載の製造方法。
- 前記ゲートヘッドをリフトオフ法で形成する、請求項11から13までのいずれか1項記載の製造方法。
- 半導体素子であって、
半導体材料から成る半導体層上に金属性のゲート電極を有し、該半導体層はGaAs基板上に設けられている形式のものにおいて、
該ゲート電極はゲートボトムとゲートヘッドとを有し、該半導体層の面に対して垂直方向に、複数の層(G1,G2,G3)から成り、
・第1の層(G1)はアルミニウムから成り、第1の層厚さ(D1)を有し、
・該第1の層(G1)の次の第2の層(G2)は、アルミニウムと異なる第2の金属から成り、
・該第2の層の金属と異なる別の金属が、該第2の層上に少なくとも1つの別の層(G3)を形成する
ことを特徴とする半導体素子。 - 前記第1の層厚さ(D1)は、ゲート長の1.5倍を上回らず、とりわけ該ゲート長(GL)を上回らない、請求項15記載の半導体素子。
- 前記第1の層厚さ(D1)は、10nm〜100nmの間である、請求項15または16記載の製造方法。
- 前記ゲートボトムは陥凹トレンチ(RC)内に配置されている、請求項15から17までのいずれか1項記載の半導体素子。
- 前記第1の層厚さ(D1)は、前記陥凹トレンチの厚さ(DR)の少なくとも50%であり、とりわけ前記陥凹トレンチの厚さ(DR)の少なくとも65%であり、有利には前記陥凹トレンチ(RC)の厚さ(DR)の少なくとも75%である、請求項18記載の半導体素子。
- 前記第2の層の金属は前記第1の層のAlと、該第1の層と第2の層との間の境界面において合金を形成する、請求項15から19までのいずれか1項記載の半導体素子。
- 前記合金は前記半導体層(4)から離隔されている、請求項20記載の半導体素子。
- 前記第2の層は、Ti,NiまたはPtを含む、請求項20または21記載の半導体素子。
- 前記第2の層(G2)の第2の層厚さ(D2)は前記第1の層厚さ(D1)より小さい、請求項15から22までのいずれか1項記載の半導体素子。
- 前記第2の層厚さ(D2)は10nm未満であり、とりわけ5nm未満であり、有利には2.5nm未満である、請求項23記載の半導体素子。
- 前記ゲートヘッドの大部分は、前記別の層(G3)によって形成される、請求項15から24記載の半導体素子。
- 前記別の層(G3)の層厚さ(D3)は、前記第1の層の層厚さ(D1)と第2の層の層厚さ(D2)との和より大きい、請求項15から25までのいずれか1項記載の半導体素子。
- 前記別の金属(G3)は、少なくとも大部分が、有利には完全にアルミニウムから成る、請求項15から26までのいずれか1項記載の半導体素子。
- 前記第1の層(G1)のアルミニウムの平均粒度は、前記別の層(G3)より小さい、請求項15から27までのいずれか1項記載の半導体素子。
- 前記第1の層のアルミニウムの平均粒度は、前記別の層の平均粒度の50%未満であり、とりわけ20%未満である、請求項28記載の半導体素子。
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