TWI626747B - 異質接面半導體裝置及製造異質接面半導體裝置的方法 - Google Patents

異質接面半導體裝置及製造異質接面半導體裝置的方法 Download PDF

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Abstract

一種異質接面半導體裝置包括：通道層，其包括第一半導體；阻障層，其設置在該通道層上且包括具有能隙大於該第一半導體之能隙的半導體；源極電極和汲極電極，其設置在該阻障層上，且與該阻障層為歐姆接觸；p型半導體層，其設置在該阻障層上，該p型半導體層被設置在該阻障層上之該源極電極和該汲極電極之間的區域中；n型半導體層，其設置在p型半導體層上；以及閘極電極，其接合至該n型半導體層。在p型半導體層和n型半導體層之間的接合介面具有凹凸形結構。

Description

異質接面半導體裝置及製造異質接面半導體裝置的方法
本發明係有關於異質接面半導體裝置及製造異質接面半導體裝置的方法。
所揭露的是一種為氮化物半導體裝置，其為其中由氮化鎵(GaN)形成的通道層(channel layer)和由氮化鋁鎵(AlGaN)形成的阻障層(barrier layer)彼此接合的異質接面(hetero-junction)半導體元件裝置。在這氮化物半導體裝置中，p型GaN層、n型GaN層以及閘極電極層疊在阻障層上(日本專利申請編號2013-80894(JP 2013-80894 A))。
在根據上述之先前技術的氮化物半導體中，在p型GaN層中的摻雜劑濃度可被設定為高使得所製成的裝置在關閉狀態(off state)(常關(normally-off)狀態)為在其中沒有施加電壓至閘極電極的狀態。此外，在 n型GaN層中的摻雜劑濃度可被設定為高使得與閘極電極的接觸電阻(contact resistance)被減小。
在其中具有高摻雜劑濃度之p型GaN層及具有高摻雜劑濃度之n型GaN層彼此接合的情況下，形成在p型GaN層和n型GaN層之間的介面形成之空乏層(depletion layer)為窄。其結果，從閘極電極流動至源極電極的洩漏電流(leakage current)可能增加。
根據本發明第一方案，一種異質接面半導體裝置包括：通道層，其包括第一半導體；阻障層，其設置在該通道層上且包括具有能隙大於該第一半導體之能隙的半導體；源極電極和汲極電極，其設置在該阻障層上，且與該阻障層為歐姆接觸；p型半導體層，其設置在該阻障層上，該p型半導體層被設置在該阻障層上之該源極電極和該汲極電極之間的區域中；n型半導體層，其設置在p型半導體層上；以及閘極電極，其接合至該n型半導體層。在p型半導體層和n型半導體層之間的接合介面具有凹凸形結構。
在第一方案中，在該凹凸形結構之該p型半導體層之凸形區域中，該p型半導體層和該閘極電極藉由絕緣層彼此接合。
在第一方案中，該閘極電極設置在該n型半導體層之頂表面和該n型半導體層之側表面上。
在第一方案中，該凹凸形結構之角部具有曲面。
在第一方案中，該通道層由GaN組成。該阻障層由AlGaN組成。該p型半導體層由p型GaN組成。該n型半導體層由n型GaN組成。
在第一方案中，在該凹凸形結構中槽的寬度被設定以使得空乏層擴散到該p型半導體層之整個凸形區域和n型半導體層之整個凸形區域。
本發明第二方案提供一種製造異質接面半導體裝置的方法。該第二方案包括：a)在通道層上形成阻障層，該通道層包括第一半導體，該阻障層包括具有能隙大於該第一半導體之能隙的半導體；b)形成源極電極和汲極電極，其與該阻障層為歐姆接觸，該源極電極和該汲極電極形成在該阻障層上；c)形成p型半導體層在該阻障層上，該p型半導體層設置在該源極電極和該汲極電極之間；d)處理該p型半導體層之表面以形成凹凸形結構，該p型半導體層之該表面相對於該p型半導體層之面向該阻障層的表面；e)形成n型半導體層在該p型半導體層上，該n型半導體層與該p型半導體層的接合介面具有凹凸形結構；以及f)形成閘極電極在該n型半導體層上。
該第二方案可包括g)在該步驟c)和該步驟d)之間的期間，形成絕緣層在該p型半導體層上。
在第二方案中，該步驟d)包括處理該絕緣層和該p型半導體層以使得該絕緣層和該p型半導體層形成 凹凸形結構，且該絕緣層覆蓋該凹凸形結構之凸形區域之尖端。
在第二方案中，該步驟f)包括形成該閘極電極在該n型半導體層之頂表面和側表面上。
在第二方案中，該步驟d)包括處理該凹凸形結構之角部以具有曲面。
在第二方案中，在該步驟d)中，在該凹凸形結構中的槽可被處理以具有在其中空乏層擴散到該p型半導體層之整個凸形區域和該n型半導體層之整個凸形區域的寬度。
根據該第一和第二方案，提供了一種具有常關閉特性和減少的閘極之洩漏電流的異質接面半導體裝置。
10‧‧‧基板
12‧‧‧緩衝層
14‧‧‧通道層
16‧‧‧阻障層
18‧‧‧p型半導體層
18a‧‧‧槽
18b‧‧‧角部
20‧‧‧n型半導體層
22‧‧‧閘極電極
24‧‧‧源極電極
26‧‧‧汲極電極
28‧‧‧保護膜
30‧‧‧空乏層
32、34、36、38、40‧‧‧光阻
50‧‧‧絕緣層
本發明示例性實施例之特徵、優點及技術和工業重要性將參照所附圖式進行敘述，其中相同元件編號表示相同的元件，且其中：第1圖為概略地顯示根據第一實施例之異質接面半導體裝置之配置的剖面；第2A圖為顯示在其中凹凸形結構沒有設置在p型半導體層和n型半導體層之間的接合介面中的情形下空乏層在異質接面半導體裝置之閘極上擴散的圖； 第2B圖為顯示在其中凹凸形結構沒有設置在p型半導體層和n型半導體層之間的接合介面中的情形下空乏層在異質接面半導體裝置之閘極上擴散的圖；第2C圖為顯示在其中凹凸形結構沒有設置在p型半導體層和n型半導體層之間的接合介面中的情形下空乏層在異質接面半導體裝置之閘極上擴散的圖；第3A圖為根據第一實施例顯示空乏層在異質接面半導體裝置上擴散的圖；第3B圖為根據第一實施例顯示空乏層在異質接面半導體裝置上擴散的圖；第3C圖為根據第一實施例顯示空乏層在異質接面半導體裝置上擴散的圖；第4A圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第4B圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第4C圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第4D圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第4E圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第4F圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖； 第4G圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第4H圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第4I圖為根據第一實施例顯示製造異質接面半導體裝置方法的圖；第5圖為概略地顯示根據第二實施例之異質接面半導體裝置之配置的剖面；第6圖為根據第二實施例顯示製造異質接面半導體裝置方法的圖；第7圖為概略地顯示根據第三實施例之異質接面半導體裝置之配置的剖面；第8圖為根據第三實施例顯示製造異質接面半導體裝置方法的圖；第9圖為概略地顯示根據第四實施例之異質接面半導體裝置之配置的剖面；以及第10圖為根據第四實施例顯示製造異質接面半導體裝置方法的圖。
<第一實施例>
如第1圖所示，根據第一實施例之異質接面半導體裝置包括基板10、緩衝層12、通道層14、阻障層16、p型 半導體層18、n型半導體層20、閘極電極22、源極電極24、汲極電極26以及保護膜28。
通道層14為其中在有下述之阻障層16的介面形成異質接面的半導體層。通道層14為具有與阻障層16高晶格(lattice)匹配的半導體材料形成的。通道層14之厚度不特別地限定且較佳地約幾百奈米(nanometer)。
通道層14形成在基板10上。基板10為具有與通道層14相似的晶格常數(lattice constant)和熱膨脹係數(thermal expansion coefficient)的材料形成，例如，碳化矽(silicon carbide)、藍寶石(sapphire)、氮化鋁(aluminum nitride)、氮化鋁鎵(aluminum gallium nitride)、氮化鎵(gallium nitride)或矽(silicon)。此外，可選擇地，緩衝層12可形成在基板10和通道層14之間。緩衝層12設置以緩和基板10和通道層14之間的晶格不匹配(lattice mismatching)。緩衝層12較佳地由具有介於基板10的晶格常數和通道層14的晶格常數之間的中間晶格常數。緩衝層12可被形成為單一層或複合層，其可以由例如氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化鋁(AlN)、氮化銦鎵(InGaN)或氮化銦鋁鎵(InAlGaN)形成。
阻障層16為層疊在通道層14上的半導體層且在具有通道層14之介面形成異質接面。阻障層16為由具有能隙大於通道層14之能隙且具有與通道層14高晶格 匹配之半導體材料形成。其結果，自發極化(spontaneous polarization)或壓電場極化(piezoelectric polarization)發生在通道層14和阻障層16之間的介面。由於這極化效應，具有高載子(電子)密度之二維電子氣(two-dimensional electron gas，2DEG)產生在通道層14和阻障層16之間的介面。
此外，二維電子氣(2DEG)可藉由添加摻雜劑至通道層14和阻障層16之間的介面區域、至δ摻雜介面區域而產生。例如，在其中阻障層16為由AlGaN形成的情形下，矽(Si)、鍺(Ge)和氧(O)中的至少一者可使用作為用於δ摻雜之n型摻雜劑。
通道層14和阻障層16之組合不特別地限定只要具有高結晶性(crystallinity)的異質介面(heterointerface)被形成。例如，含有一或多個III族元素和一或多個V族元素之III-V族半導體化合物、含有一或多個II族元素和一或多個VI族元素之II-VI族半導體化合物以及含有IV族元素之IV族半導體可被適當地選擇，並相互組合。阻障層16和通道層14之組合範例包括AlGaN/GaN、AlGaAs/GaAs、AlN/GaN、InAlN/GaN、AlGaNP/GaNP、InAlGaAsP/InGaP、AlN/InN以及GaP/Si。例如，通道層14可由i型GaN形成且阻障層16可由i型AlxGa1-xN形成。阻障層16之Al和Ga的化學計量(stoichiometric)組成比例x不特別地限定。例如，在高功率異質接面半導體裝置中，整個阻障層16之平均組 成比例x較佳地為0.1至0.3。
p型半導體層18設置在阻障層16上，在源極電極24和汲極電極26之間的區域中。p型半導體層18為其中p型摻雜劑被添加之半導體層。p型半導體層18之厚度不特別地限定但其較佳地為50奈米至300奈米(例如，150奈米)。
例如，在其中p型半導體層18為由III-V族半導體化合物形成的情形下，以及III-V族半導體化合物之範例包括藉由添加p型摻雜劑至氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化鋁(AlN)、氮化銦鎵(InGaN)、氮化銦鋁鎵(InAlGaN)等等得到的材料。p型摻雜劑之範例包括鎂(Mg)。在p型半導體層18中的摻雜劑濃度高於在通道層14中的摻雜劑濃度。
在根據本實施例之異質接面半導體裝置中，p型半導體層18具有其中槽18a形成在深度方向之溝槽結構(凹凸形結構)。槽18a之寬度不特別地限定但較佳地為0.1微米至1微米(例如，0.5微米)。槽18a之深度較佳地根據p型半導體層18之厚度設定。槽18a之深度不特別地限定但較佳地為50奈米至250奈米(例如，100奈米)。
槽18a之寬度可被設定以使空乏層30擴散到在p型半導體層18之整個凸形區域以及n型半導體層20之整個凸形區域。寬度係考慮到所使用之半導體、在半導體材料中的摻雜劑濃度和溝槽之深度。當空乏層30擴散 到p型半導體層18之整個凸形區域以及n型半導體層20之整個凸形區域時，至少相應於在凹凸形結構中的槽18a之深度的空乏層30之區域可以固定。
n型半導體層20形成在p型半導體層18上。在根據實施例的異質接面半導體中，n型半導體層20嵌入在設置於p型半導體層18中的槽18a。也就是，在p型半導體層18和n型半導體層20之間的接合介面具有凹凸形結構。更具體地，在p型半導體層18和n型半導體層20之間的接合介面，p型半導體層18之凹形部分(槽18a)被嵌入在n型半導體層20之凸形部分，以及n型半導體層20之凹形部分被嵌入在p型半導體層18之凸形部分。n型半導體層20之厚度和p型半導體層18之厚度的總和較佳地為50奈米至300奈米(例如，150奈米)。
例如，在其中n型半導體層20為由III-V族半導體化合物形成的情形下，以及III-V族半導體化合物之範例包括藉由添加n型摻雜劑至氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化鋁(AlN)、氮化銦鎵(InGaN)、氮化銦鋁鎵(InAlGaN)等等得到的材料。n型摻雜劑之範例包括硒(Se)、矽(Si)、鍺(Ge)和氧(O)。在n型半導體層20中的摻雜劑濃度高於在通道層14中的摻雜劑濃度。
閘極電極22形成在n型半導體層20上。閘極電極22較佳地由金屬、金屬矽化物和它們的合金形成。例如，但不限制於此，閘極電極22較佳地含有選自由鋁(Al)、鉬(Mo)、金(Au)、鎳(Ni)、鉑 (Pt)、鈦(Ti)、鈀(Pd)、銥(Ir)、銠(Rh)、鈷(Co)、鎢(W)、鉭(Ta)、銅(Cu)和鋅(Zn)所組成的群組中的至少一者。閘極電極22可藉由使用已知例如光微影(photolithography)之遮罩技術的濺鍍(sputtering)、汽相沉積(vapor deposition)等等形成在n型半導體層20上。
源極電極24和汲極電極26為用於施加電流至異質接面半導體裝置的電極。源極電極24和汲極電極26設置在阻障層16上，使得與阻障層16形成歐姆接面。源極電極24和汲極電極26較佳地由金屬、金屬矽化物和它們的合金形成。例如，但不限制於此，源極電極24和汲極電極26較佳地含有選自由鋁(Al)、鉬(Mo)、金(Au)、鎳(Ni)、鉑(Pt)、鈦(Ti)、鈀(Pd)、銥(Ir)、銠(Rh)、鈷(Co)、鎢(W)、鉭(Ta)、銅(Cu)和鋅(Zn)所組成的群組中的至少一者。例如，源極電極24和汲極電極26可具有鈦(Ti)/鋁(Al)/鎳(Ni)的層疊結構或鈦(Ti)/銅-鋁(AlCu)的層疊結構。在其中阻障層16係由其它半導體材料形成的情形下，源極電極24和汲極電極26可由選自能夠與半導體材料形成歐姆接面之材料的材料形成。源極電極24和汲極電極26可藉由使用已知例如光微影之遮罩技術的濺鍍、汽相沉積等等形成在阻障層16上之合適的區域。
保護膜28設置以保護阻障層16之表面。保 護膜28設置在其中沒有設置閘極電極22、源極電極24和汲極電極26的阻障層16之表面的區域中。例如，在其中阻障層16由AlGaN形成的情形下，保護膜28可由選自二氧化矽(SiO2)、氮化矽(SiN)、氧化鋁(Al2O3)等等的材料形成。在其中阻障層16係由其它半導體材料形成的情形下，保護膜28可由化學和機械穩定性比阻障層16更高的材料形成。藉由形成保護膜28，阻障層16之表面可被化學地和機械地保護，且在與阻障層16之介面中介面狀態密度可被減小。
藉由在根據實施例之異質接面半導體裝置中的源極電極24和汲極電極26之間施加電壓及施加電壓至閘極電極22，電流在源極電極24和汲極電極26之間流動。藉由改變施加至閘極電極22之電壓，在源極電極24和汲極電極26之間流動的電流可被控制。
此處，藉由設置p型半導體層18和n型半導體層20在閘極電極22之下，在其中電壓沒有施加至閘極電極22的狀態下，電流可被控制以不在源極電極24和汲極電極26之間流動。也就是，根據此實施例之異質接面半導體裝置可作為常關異質接面半導體裝置。
此處，如第2A圖所示，在其中假定p型半導體層18不具有溝槽結構之情形下，於電壓施加至閘極電極22的期間，在p型半導體層18和n型半導體層20之間的介面中的空乏層擴散將被討論。當施加至閘極電極22之電壓增加，空乏層30如第2B和2C圖所示的在p型 半導體層18和n型半導體層20之間的介面擴散。此時，在其中在p型半導體層18中摻雜劑濃度為了了解常關狀態被設定為高以及其中在n型半導體層20中摻雜劑濃度為了減少與閘極電極22的接觸電阻被設定為高的情形下，在p型半導體層18和n型半導體層20之間的介面之空乏層30寬度為窄的，且在閘極電極22和源極電極24之間的洩漏電流的量增加。
此處，如第3A圖所示，在其中假定p型半導體層18具有溝槽結構之情形下，於電壓施加至閘極電極22的期間，在p型半導體層18和n型半導體層20之間的介面中的空乏層擴散將被討論。當施加至閘極電極22之電壓增加，空乏層30如第3B和3C圖所示的在p型半導體層18和n型半導體層20之間的介面擴散。此時，即使當在p型半導體層18和n型半導體層20中的摻雜劑濃度被設定為高時，閘極電極22和源極電極24之間的洩漏電流的量可以減少。其原因是，因為p型半導體層18和n型半導體層20之間的介面的接面區域為大的，空乏層30之寬度相較於其中沒有設置凹凸形結構在第2A至2C圖中所示的結構寬。
(製造方法)
在下文中，根據第一實施例之異質接面半導體裝置的製造方法將參考第4A至4I圖進行敘述。
在步驟S10中，如第4A圖所示，緩衝層 12、通道層14以及阻障層16形成在基板10上。緩衝層12、通道層14以及阻障層16可使用例如金屬有機化學汽相沉積(metal organic chemical vapor deposition，MOCVD)或分子束磊晶(molecular beam epitaxy，MBE)的已知方法形成。使用在MOCVD或MBE中的原材料(原材料氣體)及膜形成條件可根據組成緩衝層12、通道層14以及阻障層16的半導體材料被適當地選擇。
例如，為了使用GaN形成通道層14及使用AlGaN形成阻障層16，通道層14和阻障層16可透過使用氨氣(ammonia gas)、三甲基鋁(TMA)和三甲基鎵(TMG)的MOCVD形成。為了改變通道層14和阻障層16之組成比例x，氨氣、TMA和TMG之供應流量率的比例可適當地改變，使得通道層14和阻障層16在考慮到與基板溫度、原材料供應壓力和膜形成時間的關係下具有所需的組成比例x。當緩衝層12、通道層14以及阻障層16由其它半導體材料形成時，已知的膜形成方法可被使用來形成該層。
在步驟S12中，如第4B圖所示，p型半導體層18形成在阻障層16上。在以下敘述的步驟中，基板10、緩衝層12和通道層14沒有示出在圖式中。為了使用GaN形成p型半導體層18，p型半導體層18可透過藉由使用氨氣和三甲基鎵(TMG)同時添加鎂(Mg)作為摻雜劑之MOCVD形成。p型半導體層18可被形成在阻障 層16之整個表面上。
在步驟S14中，如第4C圖所示，p型半導體層18被蝕刻使得p型半導體層18僅保留在阻障層16上的閘極區域。使用光微影技術，光阻(resist)32僅形成在用於形成閘極的區域中，且p型半導體層18透過光阻32作為遮罩被蝕刻。對於p型半導體層18的蝕刻，無論乾式或濕式蝕刻皆可被使用。例如，p型半導體層18可使用其中氯氣電漿(plasma)被使用的反應離子蝕刻(reactive ion etching)被蝕刻。蝕刻完成之後，光阻32被去除。
在步驟S16中，如第4D圖所示，凹凸形結構之槽18a(其為溝槽)被形成在p型半導體層18上。使用光微影技術，光阻34形成在p型半導體層18之區域但不包括用於形成槽18a之區域，且p型半導體層18透過作為遮罩之光阻34被蝕刻。對於p型半導體層18之蝕刻，如在步驟S14之情形下，無論乾式或濕式蝕刻皆可被使用。蝕刻完成之後，光阻34被去除。
在步驟S18中，如第4E圖所示，n型半導體層20被形成。為了形成使用GaN的n型半導體層20，n型半導體層20可透過藉由使用氨氣和三甲基鎵(TMG)同時添加硒(Se)作為摻雜劑之MOCVD形成。n型半導體層20可被形成在阻障層16和p型半導體層18之整個表面上。其結果，n型半導體層20被嵌入至形成在p型半導體層18上的溝槽結構之槽18a。
在步驟S20中，如第4F圖所示，n型半導體層20被蝕刻使得僅保留在閘極區域中的n型半導體層20。使用光微影技術，光阻36僅形成在閘極區域中，且n型半導體層20透過光阻36作為遮罩被蝕刻。對於n型半導體層20之蝕刻，如在步驟S14之情形下，無論乾式或濕式蝕刻皆可被使用。蝕刻完成之後，光阻36被去除。
在步驟S22中，如第4G圖所示，閘極電極22被形成。使用光微影技術，光阻38形成在不包括閘極區域之區域，且閘極電極22透過作為遮罩的光阻38形成。閘極電極22可藉由其中金屬、金屬矽化物或它們的合金被使用作為靶材(target)或汽相沉積源的濺鍍或真空(vacuum)汽相沉積來形成。形成閘極電極22完成之後，光阻38被去除。
在步驟S24中，如第4H圖所示，源極電極24和汲極電極26被形成。使用光微影技術，光阻40被形成在不包括源極電極24和汲極電極26之區域的區域，且源極電極24和汲極電極26透過光阻40作為遮罩被形成。源極電極24和汲極電極26可藉由其中金屬、金屬矽化物或它們的合金被使用作為靶材或汽相沉積源的濺鍍或真空汽相沉積來形成。形成源極電極24和汲極電極26完成之後，光阻40被去除。
在步驟S26中，如第4I圖所示，保護膜28被形成在不包括閘極電極22、源極電極24和汲極電極26 之區域。保護膜28可藉由使用例如二氧化矽(SiO2)、氮化矽(SiN)或氧化鋁(Al2O3)的材料濺鍍形成。
透過上面敘述的步驟，根據第一實施例之異質接面半導體裝置可被製造。
<第二實施例>
如第5圖中所示，根據第二實施例之異質接面半導體裝置包括形成在根據第一實施例之異質接面半導體裝置的p型半導體層18上的絕緣層50。除了絕緣層50之外的配置係相同於那些根據第一實施例之異質接面半導體裝置。因此，這些組件將由如同第一實施例之相同元件編號表示，且它們的敘述將不再重覆。
絕緣層50設置在p型半導體層18之溝槽結構之凸形部分之尖端和閘極電極22之間。從閘極電極22凸形區域具有比凹形區域更短的距離，且凸形區域具有其中閘極電極22和p型半導體層18彼此面對面之表面。在凸形區域中，例如，閘極電極22和p型半導體層18之間的距離為50奈米或更小。雖然不如此限制，絕緣層50可由例如二氧化矽(SiO2)、氮化矽(SiN)或氧化鋁(Al2O3)的材料形成。絕緣層50之厚度不特別限制但較佳地為10奈米至100奈米。
如第6圖所示，使用包括：在步驟S12和S14之間的期間，提供形成絕緣層50在p型半導體層18上之步驟S13；以及使用在步驟S14和S16中用於p型半導體 層18的相同方法蝕刻絕緣層50的方法，使絕緣層50僅可被形成在p型半導體層18之溝槽結構之尖端部分上。
在相關領域之異質接面半導體裝置技術中，在其中靜電(static electricity)等等之高電壓被瞬間施加到閘極電極22之情形下，在閘極電極22和p型半導體層18之溝槽結構之尖端部分之間擴散之後空乏層可到達閘極電極22，換句話說，在其中閘極電極22和p型半導體層18的表面在p型半導體層18之凸形區域中彼此面對面。在此情況下，高電流可流過閘極部分並損壞裝置。在根據第二實施例之異質接面半導體裝置中，絕緣層50設置在閘極電極22和p型半導體層18之溝槽結構之尖端部分之間。因此，在這區域中，可防止空乏層的擴散。因此，由施加靜電等等之高電壓導致的閘極損壞可以減低。閘極電極22和n型半導體層20之間的接面區域被減少，且流過閘極電極22之洩漏電流可以減少。
<第三實施例>
在根據第三實施例之異質接面半導體裝置中，如第7圖所示，閘極電極22設置在根據第一實施例的異質接面半導體裝置之n型半導體層20的頂表面和側表面上。除了閘極電極22之形成區域以外的配置係相同於那些根據第一實施例之異質接面半導體裝置。因此，這些組件將由如同第一實施例之相同元件編號表示，且它們的敘述將不再重覆。
如第8圖所示，閘極電極22可使用方法形成，該方法包括：形成光阻38作為在步驟S22中n型半導體層20之頂表面和側表面之部分區域中的開口；以及透過光阻38作為遮罩藉由使用金屬、金屬矽化物或它們的合金的濺鍍或真空汽相沉積來形成閘極電極22。此時，為了形成在n型半導體層20的側表面上具有足夠的厚度的閘極電極22，較佳的是濺鍍或真空汽相沉積可同時在相對於靶材或汽相沉積源傾斜的狀態下旋轉基板10被應用。
在根據第三實施例之異質接面半導體裝置中，閘極電極22被設置在到達n型半導體層20之側表面上，且因此閘極電極22和n型半導體層20之間的接面區域可以擴大。因此，在閘極電極22中的熱散逸(heat dissipation)可以增進。其結果，即使在其中靜電等等之高電壓施加至閘極電極22且高電流流過閘極電極22之情形下，由閘極電極22等等之熔化造成的裝置損壞可被抑制。
<第四實施例>
在根據第四實施例之異質接面半導體裝置中，如第9圖所示，p型半導體層18之溝槽結構之角部18b具有曲面。除了p型半導體層18之形狀以外的配置係相同於那些根據第一實施例之異質接面半導體裝置。因此，這些組件將由如同第一實施例之相同元件編號表示，且它們的敘 述將不再重覆。
如第10圖所示，在p型半導體層18中，溝槽結構之角部18b可使用方法被處理為曲面，所述方法包括：在形成溝槽結構之步驟S16中形成溝槽結構之槽18a；且同向地(isotropically)蝕刻所述槽18a。
在根據第四實施例之異質接面半導體裝置中，當電壓施加至閘極電極22時，電場不集中在p型半導體層18之溝槽結構之角部18b。此外，在其中高電壓被施加至閘極電極22之情形下，閘極的損壞可被抑制。
根據第一至第四實施例的異質接面半導體裝置之配置的適當組合可被應用。
本發明的實施例的適用範圍並不限定於異質接面場效電晶體(HJFET)。實施例可被應用至任何其中電流可藉由閘極控制的異質接面半導體裝置。

Claims (10)

  1. 一種異質接面半導體裝置，包含：通道層，其包括第一半導體；阻障層，其設置在該通道層上且包括具有能隙大於該第一半導體之能隙的半導體；源極電極和汲極電極，其設置在該阻障層上，且與該阻障層為歐姆接觸；p型半導體層，其設置在該阻障層上，該p型半導體層被設置在該阻障層上之該源極電極和該汲極電極之間的區域中；n型半導體層，其設置在該p型半導體層上；以及閘極電極，其接合至該n型半導體層，其中在該p型半導體層和該n型半導體層之間的接合介面具有凹凸形結構，其中在該凹凸形結構之該p型半導體層之凸形區域中，該p型半導體層和該閘極電極藉由絕緣層彼此接合。
  2. 如申請專利範圍第1項所述之異質接面半導體裝置，其中該閘極電極設置在該n型半導體層之頂表面和該n型半導體層之側表面上。
  3. 如申請專利範圍第1和2項中任一項所述之異質接面半導體裝置，其中該凹凸形結構之角部具有曲面。
  4. 如申請專利範圍第1和2項中任一項所述之異質接面半導體裝置，其中 該通道層由GaN組成，該阻障層由AlGaN組成，該p型半導體層由p型GaN組成，以及該n型半導體層由n型GaN組成。
  5. 如申請專利範圍第1和2項中任一項所述之異質接面半導體裝置，其中在該凹凸形結構中槽的寬度被設定以使得空乏層擴散到該p型半導體層之整個凸形區域和該n型半導體層之整個凸形區域。
  6. 一種製造異質接面半導體裝置的方法，包含：a)在通道層上形成阻障層，該通道層包括第一半導體，該阻障層包括具有能隙大於該第一半導體之能隙的半導體；b)形成源極電極和汲極電極，其與該阻障層為歐姆接觸，該源極電極和該汲極電極形成在該阻障層上；c)形成p型半導體層在該阻障層上，該p型半導體層設置在該源極電極和該汲極電極之間；d)處理該p型半導體層之表面以形成凹凸形結構，該p型半導體層之該表面相對於該p型半導體層之面向該阻障層的表面；e)形成n型半導體層在該p型半導體層上，該n型半導體層與該p型半導體層的接合介面具有凹凸形結構；f)形成閘極電極在該n型半導體層上；以及g)在該步驟c)和該步驟d)之間的期間，形成絕緣 層在該p型半導體層上。
  7. 如申請專利範圍第6項所述之製造異質接面半導體裝置的方法，其中該步驟d)包括處理該絕緣層和該p型半導體層以使得該絕緣層和該p型半導體層形成凹凸形結構，且該絕緣層覆蓋該凹凸形結構之凸形區域之尖端。
  8. 如申請專利範圍第6和7項中任一項所述之製造異質接面半導體裝置的方法，其中該步驟f)包括形成該閘極電極在該n型半導體層之頂表面和側表面上。
  9. 如申請專利範圍第6和7項中任一項所述之製造異質接面半導體裝置的方法，其中該步驟d)包括處理該凹凸形結構之角部以具有曲面。
  10. 如申請專利範圍第6和7項中任一項所述之製造異質接面半導體裝置的方法，其中在該步驟d)中，處理在該凹凸形結構中的槽以具有在其中空乏層擴散到該p型半導體層之整個凸形區域和該n型半導體層之整個凸形區域的寬度。
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