CN106169507B - 异质结半导体装置以及制造异质结半导体装置的方法 - Google Patents

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Abstract

本发明提供一种异质结半导体装置以及制造异质结半导体装置的方法。一种异质结半导体装置包括：沟道层，其包括第一半导体；势垒层，其设置在所述沟道层上，并且包括具有大于所述第一半导体的带隙的带隙的半导体；源电极和漏电极，所述源电极和所述漏电极设置在所述势垒层上并且欧姆接触到所述势垒层；设置在所述势垒层上的p型半导体层，所述p型半导体层设置在势垒层上所述源电极和所述漏电极之间的区域中；设置在所述p型半导体层上的n型半导体层；以及栅电极，其接合到所述n型半导体层。所述p型半导体层和所述n型半导体层之间的接合界面具有凹凸结构。

Description

异质结半导体装置以及制造异质结半导体装置的方法
技术领域
本发明涉及一种异质结半导体装置以及一种制造异质结半导体装置的方法。
背景技术
公开了一种氮化物半导体装置，其为一种其中由氮化镓(GaN)形成的沟道层和由氮化铝镓(AlGaN)形成的势垒层相互接合的异质结半导体元件装置。在在该氮化物半导体装置中，p型GaN层、n型GaN层以及栅电极层叠在势垒层上(日本专利申请公开第2013-80894号(JP 2013-80894A)。
在根据上述现有技术的氮化物半导体装置中，p型GaN层中的掺杂剂浓度可以被设置为高，使得该装置在未施加电压到栅电极的状态下处于关断状态(常关状态)。此外，该n型GaN层中的掺杂剂浓度可以被设置为高使得其与栅电极的接触电阻被降低。
发明内容
在具有高掺杂剂浓度的p型GaN层和具有高掺杂剂浓度的n型GaN层彼此接合的情况下，在p型GaN层和n型GaN层之间的界面处形成的耗尽层变窄。其结果是，从栅电极流到源电极的漏电流会增加。
根据本发明的第一方面，异质结半导体装置包括：沟道层，其包括第一半导体；势垒层，其被设置在所述沟道层上，并且包括具有大于所述第一半导体的带隙的带隙的半导体；源电极和漏电极，所述源电极和所述漏电极设置在所述势垒层上，并欧姆接触到势垒层；设置在势垒层上的p型半导体层，所述p型半导体层设置在势垒层上源电极和漏电极之间的区域中；设置在所述p型半导体层上的n型半导体层；以及接合到所述n型半导体层的栅电极。所述p型半导体层和所述n型半导体层之间的接合界面具有凹凸结构。
在第一方面中，在凹凸结构的p型半导体层的凸区域中,p型半导体层和栅电极可以通过绝缘层彼此接合。
在第一方面中，栅电极可以设置在n型半导体层的上表面和n型半导体层的侧表面上。
在第一方面中，凹凸结构的转角可以具有弯曲的表面。
在第一方面中，沟道层可以由GaN构成。势垒层可以由AlGaN构成。p型半导体层可以由p型GaN构成。n型半导体层可以由n型GaN构成。
在第一方面中，凹凸结构中的槽的宽度可以被设置为使得耗尽层扩展至p型半导体层的整个凸区域和n型半导体层的整个凸区域。
本发明的第二方面提供了一种制造异质结半导体装置的方法。该第二方面包括：a)在沟道层上形成势垒层，所述沟道层包括第一半导体，所述势垒层包括具有大于第一半导体的带隙的带隙的半导体；b)形成欧姆接触到势垒层的源电极和漏电极，所述源电极和漏电极形成在所述势垒层上；c)在所述势垒层上形成p型半导体层，所述p型半导体层被设置在所述源电极和漏电极之间；d)处理所述p型半导体层的表面以形成凹凸结构，所述p型半导体层的所述表面与所述p型半导体层的面对所述势垒层的表面相反；e)在所述p型半导体层上形成n型半导体层，所述n型半导体层与所述p型半导体层的接合界面具有凹凸结构；以及f)在所述n型半导体层上形成栅电极。
第二方面可以包括：g)在步骤c)和步骤d)之间的时期期间，在所述p型半导体层上形成绝缘层。
在第二方面中，上述步骤d)包括处理绝缘层和p型半导体层，使得绝缘层和p型半导体层形成凹凸结构，且绝缘层覆盖凹凸部分的凸区域的顶端。
在第二方面中，上述步骤f)可以包括在n型半导体层的上表面和侧表面上形成栅电极。
在第二方面中，上述步骤d)可以包括：将凹凸结构的转角处理为具有弯曲的表面。
在第二方面中，在上述步骤d)中，凹凸结构中的槽可以被处理成具有耗尽层扩展至p型半导体层的整个凸区域和n型半导体层的整个凸区域的宽度。
根据第一方面和第二方面，异质结半导体装置具有常断特性，并且能够提供栅极的减小的漏电流。
附图说明
下面将参照附图对本发明的示范性实施例的特征、优点以及技术和工业意义进行描述，其中相同的标号表示相同的元件，并且其中：
图1是示意性地示出根据第一实施例的异质结半导体装置的配置的剖视图；
图2A是示出在p型半导体层和n型半导体层之间的接合界面上未设置凹凸结构的情况下，异质结半导体装置的栅极上的耗尽层的扩展的图；
图2B是示出在p型半导体层和n型半导体层之间的接合界面上未设置凹凸结构的情况下，异质结半导体装置的栅极上的耗尽层的扩展的图；
图2C是示出在p型半导体层和n型半导体层之间的接合界面上未设置凹凸结构的情况下，异质结半导体装置的栅极上的耗尽层的扩展的图；
图3A是示出根据第一实施例的异质结半导体装置的栅极上的耗尽层的扩展的图；
图3B是示出根据第一实施例的异质结半导体装置的栅极上的耗尽层的扩展的图；
图3C是示出根据第一实施例的异质结半导体装置的栅极上的耗尽层的扩展的图；
图4A是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4B是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4C是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4D是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4E是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4F是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4G是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4H是示出制造根据第一实施例的异质结半导体装置的方法的图。
图4I是示出制造根据第一实施例的异质结半导体装置的方法的图。
图5是示意性地示出根据第二实施例的异质结半导体装置的配置的剖视图；
图6是示出制造根据第二实施例的异质结半导体装置的方法的图。
图7是示意性地示出根据第三实施例的异质结半导体装置的配置的剖视图；
图8是示出制造根据第三实施例的异质结半导体装置的方法的图。
图9是示意性地示出根据第四实施例的异质结半导体装置的配置的剖视图；以及
图10是示出制造根据第四实施例的异质结半导体装置的方法的图。
具体实施例
<第一实施例>
如图1所示，根据第一实施例的异质结半导体装置包括基板10、缓冲层12、沟道层14、势垒层16、p型半导体层18、n型半导体层20、栅电极22，源电极24、漏电极26和保护膜28。
沟道层14是在与下面所描述的势垒层16的界面处形成异质结的半导体层。沟道层14是由具有与势垒层16的高晶格匹配的半导体材料形成的。沟道层14的厚度没有特别的限制，优选地，约为几百纳米。
沟道层14形成在基板10上。基板10由具有与沟道层14的晶格常数和热膨胀系数类似的晶格常数和热膨胀系数的材料形成，例如，碳化硅、蓝宝石、氮化铝、氮化铝镓、氮化镓或硅。此外，可选地，缓冲层12可以形成在基板10和沟道层14之间。设置缓冲层12是为了缓解基板10和沟道层14之间的晶格失配。优选地，缓冲层12是由具有介于基板10的晶格常数和沟道层14的晶格常数之间的中间晶格常数的材料所形成的。缓冲层12可以形成为由诸如氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝(AlN)、氮化铟镓(InGaN)或铟铝镓氮化物(InAlGaN)所形成的单层或复合层。
势垒层16是层叠在沟道层14上的半导体层，并在与沟道层14的界面处形成异质结。势垒层16是由具有大于沟道层14的带隙的带隙的半导体材料形成的，并且与沟道层14具有高晶格匹配。结果，在沟道层14和势垒层16之间的界面处发生自发极化或压电极化。由于这种极化效应，在沟道层14和势垒层16之间的界面处产生具有高载流子(电子)密度的二维电子气(2DEG)。
另外，二维电子气(2DEG)可以通过添加掺杂剂到沟道层14和势垒层16之间的界面区域以δ掺杂该界面区域而产生。例如，在势垒层16是由AlGaN形成的情况下，硅(Si)、锗(Ge)以及氧(O)中的至少一种可以被用作δ掺杂的n型掺杂剂。
沟道层14和势垒层16的组合并没有特别限制，只要形成具有高结晶度的异质界面。例如，可以适当地选择包含一种或多种III族元素以及一种或多种V族元素的III-V族半导体化合物、包含一种或多种II族元素以及一种或多种VI族元素的II-VI族半导体化合物，以及包含IV族元素的IV族半导体，并相互组合。势垒层16和沟道层14的组合的例子包括AlGaN/GaN、AlGaAs/GaAs、AlN/GaN、InAlN/GaN、AlGaNP/GaNP、InAlGaAsP/InGaP、AlN/InN以及GaP/Si。例如，沟道层14可以由i型GaN形成，而势垒层16可以由i型AlXGa1-XN形成。势垒层16的Al和Ga的化学计量组成比x没有特别的限制。例如，在高功率异质结半导体装置中，优选地，整个势垒层16的平均组成比x为0.1至0.3。
p型半导体层18设置在势垒层16上，在源电极24和漏电极26之间的区域中。p型半导体层18是加入了p型掺杂剂的半导体层。p型半导体层18的厚度没有特别的限制，但优选为50nm至300nm(例如，150nm)。
例如，在p型半导体层18是由III-V族半导体化合物形成的情况下，且该III-V族半导体化合物的实例包括通过添加p型掺杂剂到氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝(AlN)、氮化铟镓(InGaN)、铟铝镓氮化物(InAlGaN系)或类似物而获得的材料。p型掺杂剂的实例包括镁(Mg)。优选地，p型半导体层18中的掺杂剂浓度高于沟道层14中的掺杂剂浓度。
在根据本实施例的异质结半导体装置中，p型半导体层18具有沟槽结构(凹凸结构)，其中在深度方向上形成槽18a。槽18a的宽度没有特别的限制，但优选为0.1μm到1μm(例如，0.5μm)。优选地，槽18a的深度是根据p型半导体层18的厚度而设定的，槽18a的深度没有特别的限制，但优选为50nm至250nm(例如，100nm)。
可以设置槽18a的宽度使得耗尽层30扩展至p型半导体层18的整个凸区域和n型半导体层20的整个凸区域。考虑所使用的半导体材料、该半导体材料中的掺杂剂浓度和沟槽的深度来确定该宽度。当耗尽层30扩展至p型半导体层18的整个凸区域和n型半导体层20的整个凸区域时，能够确保对应于至少凹凸结构中槽18a的深度的耗尽层30的区域。
n型半导体层20形成在p型半导体层18上。在根据本实施例的异质结半导体装置中，n型半导体层20被嵌入到设置在p型半导体层18中的槽18a中。即，p型半导体层18和n型半导体层20之间的接合界面具有凹凸结构。更具体地，在p型半导体层18和p型半导体层18之间的接合界面处，p型半导体层18的凹部(槽18a)嵌有n型半导体层20的凸部，而n型半导体层20的凹部嵌有p型半导体层18的凸部。n型半导体层20的厚度和p型半导体层18的厚度的总和优选为50nm至300nm(例如，150nm)。
例如，在n型半导体层20是由III-V族半导体化合物形成的情况下，该III-V族半导体化合物的实例包括通过添加p型掺杂剂到氮化镓(GaN)、氮化铝镓(AlGaN)、氮化铝(AlN)、氮化铟镓(InGaN)、铟铝镓氮化物(InAlGaN系)等而获得的材料。n型掺杂剂的实例包括硒(Se)、硅(Si)、锗(Ge)以及氧(O)。优选地，n型半导体层20中的掺杂剂浓度高于沟道层14中的掺杂剂浓度。
栅电极22形成在n型半导体层20上。优选地，栅电极22是由金属、金属硅化物、以及它们的合金形成的。例如，尽管并不限于此，但优选地，栅电极22包含选自由铝(Al)，钼(Mo)、金(Au)、镍(Ni)、铂(Pt)、钛(Ti)、钯(Pd)、铱(Ir)、铑(Rh)、钴(Co)、钨(W)、钽(Ta)、铜(Cu)和锌(Zn)组成的群组中的至少一种。栅电极22可以使用如光刻法的公知掩模技术，通过溅射、汽相淀积等形成在n型半导体层20上。
源电极24和漏电极26是用于将电流施加到异质结半导体装置的电极。源电极24和漏电极26设置在势垒层16上，从而形成与势垒层16的欧姆接合。优选地，源电极24和漏电极26是由金属、金属硅化物以及它们的合金形成的。例如，尽管并不限于此，优选地，源电极24和漏电极26包含选自由铝(Al)、钼(Mo)、金(Au)、镍(Ni)、铂(Pt)、钛(Ti)、钯(Pd)、铱(Ir)、铑(Rh)、钴(Co)、钨(W)、钽(Ta)、铜(Cu)和锌(Zn)组成的群组中的至少一种。例如，源电极24和漏电极26可以具有钛(Ti)/铝(Al)/镍(Ni)的层叠结构或钛(Ti)/铝-铜(AlCu)的层叠结构。在势垒层16是由另一半导体材料形成的情况下，源电极24和漏电极26可以由选自能够与该半导体材料形成欧姆接合的材料形成。源电极24和漏电极26可以使用如光刻法的公知掩模技术，通过溅射、汽相淀积等形成在势垒层16上的适当区域上。
设置保护膜28以保护势垒层16的表面。保护膜28设置在势垒层16的表面的未设置栅电极22、源电极24和漏电极26的区域中。例如，在势垒层16是由AlGaN形成的情况下，保护膜28可以由氧化硅(SiO2)、氮化硅(SiN)、氧化铝(Al2O3)等中选择的材料制成。在势垒层16是由另一半导体材料形成的情况下，保护膜28可以由比势垒层16化学上和机械上均更稳定的材料形成。通过形成保护膜28，能够在化学上和机械上保护势垒层16的表面，并且能够减少与势垒层16的界面处的界面态密度。
在根据本实施例的异质结半导体装置中，通过在源电极24和漏电极26之间施加电压并且施加电压到栅电极22，电流在源电极24和漏电极26之间流动。通过改变施加到栅电极22的电压，能够控制在源电极24和漏电极26之间流动的电流。
此处，通过在栅电极22下方设置p型半导体层18和n型半导体层20，在没有施加电压到栅电极22的状态下，能够控制电流不在源电极24和漏电极26之间流动。即，根据本实施例的异质结半导体装置用作常断异质结半导体装置。
此处，如图2A所示，在假设p型半导体层18不具有沟槽结构的情况下，将对施加电压到栅电极22的期间，耗尽层在p型半导体层18和n型半导体层20之间的界面处的扩展进行讨论。如图2B和图2C所示，随着施加到栅电极22的电压的增加，耗尽层30在p型半导体层18和n型半导体层20之间的界面处扩展。此时，在p型半导体层18中的掺杂剂浓度被设置为高以实现常断状态，并且n型半导体层20中的掺杂剂浓度被设定为高以减少与栅电极22的接触电阻的情况下，在p型半导体层18和n型半导体层20之间的界面处的耗尽层30的宽度变窄，并且栅电极22和源电极24之间的漏电流的量增加。
此处，如图3A所示，在假设p型半导体层18具有沟槽结构的情况下，将对在施加电压到栅电极22的期间p型半导体层18和n型半导体层20之间的界面处的耗尽层的扩展进行讨论。如图3B和图3C所示，随着施加到栅电极22的电压增加，耗尽层30在p型半导体层18和n型半导体层20之间的界面处扩展。此时，即使当p型半导体层18和n型半导体层20中的掺杂剂浓度被设定为高时，也能够减少栅电极22和源电极24之间的漏电流的量。这样的原因在于，由于p型半导体层18和n型半导体层20之间的界面的接合面积大，所以耗尽层30的宽度比图2A-图2C所示的未设置凹凸结构的结构中耗尽层的宽度宽。
(制造方法)
在下文中，将参照图4A至图4I对制造根据第一实施例的异质结半导体装置的方法进行说明。
在步骤S10中，如图4A所示，缓冲层12、沟道层14和势垒层16形成在基板10上。缓冲层12、沟道层14和势垒层16可以使用例如金属有机化学气相沉积(MOCVD)或分子束外延(MBE)的公知方法来形成。可以根据构成缓冲层12、沟道层14和势垒层16的半导体材料来适当地选择在MOCVD法或MBE法中使用的原料(原料气体)和成膜条件。
例如，为了使用GaN来形成沟道层14且使用AlGaN来形成势垒层16，沟道层14和势垒层16可以通过使用氨气、三甲基铝(TMA)和三甲基镓(TMG)的MOCVD法来形成。为了改变沟道层14和势垒层16的组成比x，考虑到与基板温度、原料供给压力和成膜时间的关系，可以适当地改变氨气、TMA和TMG的供应流率的比率，使得沟道层14和势垒层16具有期望的组成比x。当缓冲层12、沟道层14和势垒层16是由其他半导体材料形成时，可以使用公知的成膜方法来形成这些层。
在步骤S12中，如图4B所示，p型半导体层18形成在势垒层16上。在对步骤的接下来的说明中，基板10、缓冲层12和沟道层14未在图中示出。为了使用GaN形成p型半导体层18，p型半导体层18可以通过在加入镁(Mg)作为掺杂剂的同时使用氨气和三甲基镓(TMG)的MOCVD法而形成。p型半导体层18可以形成在势垒层16的整个表面上。
在步骤S14中，如图4C所示，对p型半导体层18进行蚀刻，使得p型半导体层18仅保留在势垒层16的栅极区中。使用光刻技术，光刻胶32只形成在用于形成栅极的区域，且通过光刻胶32作为掩膜而对p型半导体层18进行蚀刻。对于p型半导体层18的蚀刻，可以使用干蚀刻或者湿蚀刻。例如，可以利用使用氯气等离子体的反应离子蚀刻对p型半导体层18进行蚀刻。蚀刻完成后，去除光刻胶32。
在步骤S16中，如图4D所示，凹凸结构的槽18a形成在p型半导体层18上，槽18a是沟槽。使用光刻技术，光刻胶34形成在p型半导体层18的除了用于形成槽18a的区域之外的区域中，并且p型半导体层18通过光刻胶34作为掩膜进行蚀刻。对于p型半导体层18的蚀刻，如在步骤S14的情况下，可以使用干蚀刻或湿蚀刻。蚀刻完成后，去除光刻胶34。
在步骤S18中，如图4E所示，形成n型半导体层20。为了使用GaN来形成n型半导体层20，可以通过MOCVD在加入硒(Se)作为掺杂剂的同时通过使用氨气和三甲基镓(TMG)而形成n型半导体层20。n型半导体层20可以形成在势垒层16和p型半导体层18的整个表面上。结果，n型半导体层20被嵌入到形成在p型半导体层18上的沟槽结构的槽18a中。
在步骤S20中，如图4F所示，对n型半导体层20进行蚀刻，使得n型半导体层20仅保留在栅极区中。使用光刻技术，光刻胶36仅形成在栅极区中，且n型半导体层20通过光刻胶36作为掩模进行蚀刻。对于n型半导体层20的蚀刻，如在步骤S14的情况下，可以使用干蚀刻或湿蚀刻。蚀刻完成后，去除光刻胶36。
在步骤S22中，如图4G所示，形成栅电极22。使用光刻技术，光刻胶38形成在除栅极区之外的区域中，且栅电极22通过光刻胶38作为掩膜进行蚀刻。栅电极22可以通过将金属、金属硅化物或它们的合金用作靶或汽相淀积源进行溅射或真空汽相淀积而形成。栅电极22的形成完成后，去除光刻胶38。
在步骤S24中，如图4H所示，形成源电极24和漏电极26。使用光刻技术，光刻胶40形成在除了源电极24和漏电极26的区域之外的区域，以及源电极24和漏电极26通过将光刻胶40作为掩模而形成。源电极24和漏电极26可以通过将金属、金属硅化物或它们的合金用作靶或汽相淀积源进行溅射或真空汽相淀积而形成。源电极24和漏电极26的形成完成后，去除光刻胶40。
在步骤S26中，如图4I所示，保护膜28形成在除栅电极22、源电极24和漏电极26之外的区域中。保护膜28可以通过使用例如氧化硅(SiO2)、氮化硅(SiN)或氧化铝(Al2O3)等材料溅射而形成。
通过上述的步骤，能够制造根据第一实施例的异质结半导体装置。
<第二实施例>
如图5所示，根据第二实施例的异质结半导体装置包括绝缘层50，绝缘层50形成在根据第一实施例的异质结半导体装置的p型半导体层18上。除绝缘层50之外的配置与根据第一实施例的异质结半导体装置的配置相同。因此，组件用与第一实施例中的附图标记相同的附图标记来表示，并且将不再重复其说明。
绝缘层50设置在p型半导体层18的沟槽结构的凸部的顶端和栅电极22之间。凸区域到栅电极22的距离比凹区域到栅电极22的距离短，并且凸区域具有栅电极22和p型半导体层18彼此相对的表面。例如，在凸区域中，栅电极22和p型半导体层18之间的距离为50nm或更小。尽管并不限于此，但绝缘层50可以由例如二氧化硅(SiO2)、氮化硅(SiN)或氧化铝(Al2O3)的材料形成。绝缘层50的厚度没有特别地限制，但优选为10nm至100nm。
如图6所示，绝缘层50可以使用如下方法只形成在p型半导体层18的沟槽结构的顶端部分上，该方法包括：在步骤S12和步骤S14之间的时期期间，提供在p型半导体层18上形成绝缘层50的步骤S13；并使用与在步骤S14和步骤S16中对于p型半导体层18的相同的方法来蚀刻绝缘层50。
在现有技术的异质结半导体装置中，在静电等高电压瞬间施加到栅电极22的情况下，耗尽层可以在栅电极22和p型半导体层18的沟槽结构的顶端部分之间扩展后到达栅电极22，换句话说，到达在p型半导体层18的凸区域中栅电极22和p型半导体层18彼此相对的表面。在这种情况下，高电流可以流过栅极部分并破坏该装置。在根据第二实施例的异质结半导体装置中，绝缘层50设置在栅电极22与p型半导体层18的沟槽结构的顶端部分之间。因此，在该区域中，阻止了耗尽层的扩展。所以，能减少由施加静电等高电压所引起的对栅极的破坏。栅电极22和n型半导体层20之间的接合面积被减小，并且能减小流过栅电极22的漏电流。
<第三实施例>
如图7所示，在根据第三实施例的异质结半导体装置中，栅电极22设置在根据第一实施例的异质结半导体装置的n型半导体层20的上表面和侧表面上。除了栅电极22的形成区域以外的配置与根据第一实施例的异质结半导体装置的配置相同。因此，组件用与第一实施例中的附图标记相同的附图标记表示，并且将不再重复其说明。
如图8所示，栅电极22可以使用如下方法而形成，该方法包括：在步骤S22中，在n型半导体层20的上表面和侧表面的局部区域中将光刻胶38形成为开口；以及使用金属、金属硅化物或它们的合金，用溅射法或真空汽相淀积法通过光刻胶38作为掩模来形成栅电极22。此时，为了在n型半导体层20的侧表面上形成具有足够的厚度的栅电极22，优选地，在旋转相对于靶或汽相淀积源处于倾斜状态的基板10的同时，可以应用溅射法或真空汽相淀积法。
在根据第三实施例的异质结半导体装置中，栅电极22设置在n型半导体层20的侧表面上，由此能够加宽栅电极22与n型半导体层20之间的接合区域。因此，改善了栅电极22中的热耗散。结果，即使在静电等高电压被施加到栅电极22且高电流流过栅电极22的情况下，也能够抑制由栅电极22的熔化等所造成的对该装置的破坏。
<第四实施例>
如图9中所示，在根据第四实施例的异质结半导体装置中，p型半导体层18的沟槽结构的转角18b具有弯曲的表面。除了p型半导体层18的形状以外的配置与根据第一实施例的异质结半导体装置的配置相同。因此，组件用与第一实施例中的附图标记相同的附图标记表示，并且将不再重复其说明。
如图10所示，在p型半导体层18中，沟槽结构的转角18b可以使用下述方法被处理为弯曲表面，该方法包括：在形成该沟槽结构的步骤S16中形成沟槽结构的槽18a；并且各向同性地蚀刻槽18a。
在根据第四实施例的异质结半导体装置中，当施加电压到栅电极22时，电场不集中在p型半导体层18的沟槽结构的转角18b上。此外，在施加高电压到栅电极22的情况下，能够抑制对栅电极的破坏。
可以应用根据第一实施例至第四实施例的异质结半导体装置的配置的适当组合。
本发明的实施例的适用范围并不限定于异质结场效应晶体管(HJFET)。实施例能够应用于由栅极控制电流的任何异质结半导体装置。

Claims (10)

1.一种异质结半导体装置，其特征在于包括：
沟道层，其包括第一半导体；
势垒层，其设置在所述沟道层上，并且包括具有大于所述第一半导体的带隙的带隙的半导体；
源电极和漏电极，所述源电极和所述漏电极设置在所述势垒层上并且欧姆接触到所述势垒层；
设置在所述势垒层上的p型半导体层，所述p型半导体层设置在所述势垒层上所述源电极和所述漏电极之间的区域中；
设置在所述p型半导体层上的n型半导体层；以及
栅电极，其接合到所述n型半导体层，其中
所述p型半导体层和所述n型半导体层之间的接合界面具有凹凸结构，其中
在所述凹凸结构的所述p型半导体层的凸区域中，所述p型半导体层和所述栅电极通过绝缘层彼此接合。
2.根据权利要求1所述的异质结半导体装置，其特征在于
所述栅电极设置在所述n型半导体层的上表面和所述n型半导体层的侧表面上。
3.根据权利要求1或2所述的异质结半导体装置，其特征在于
所述凹凸结构的转角具有弯曲的表面。
4.根据权利要求1或2所述的异质结半导体装置，其特征在于
所述沟道层是由GaN构成的，
所述势垒层是由AlGaN构成的，
所述p型半导体层是由p型GaN构成的，并且
所述n型半导体层是由n型GaN构成的。
5.根据权利要求1或2所述的异质结半导体装置，其特征在于
所述凹凸结构中的槽的宽度被设置为使得耗尽层扩展至所述p型半导体层的整个凸区域和所述n型半导体层的整个凸区域。
6.一种制造异质结半导体装置的方法，其特征在于包括：
a)在沟道层上形成势垒层，所述沟道层包括第一半导体，所述势垒层包括具有大于所述第一半导体的带隙的带隙的半导体；
b)形成源电极和漏电极，所述源电极和所述漏电极欧姆接触到所述势垒层，所述源电极和所述漏电极形成在所述势垒层上；
c)在所述势垒层上形成p型半导体层，所述p型半导体层设置在所述源电极和所述漏电极之间；
d)处理所述p型半导体层的表面以形成凹凸结构，所述p型半导体层的所述表面与所述p型半导体层的面对所述势垒层的表面相反；
e)在所述p型半导体层上形成n型半导体层，所述n型半导体层与所述p型半导体层的接合界面具有凹凸结构；以及
f)在所述n型半导体层上形成栅电极，
所述方法还包括
g)在所述步骤c)和所述步骤d)之间的时期期间，在所述p型半导体层上形成绝缘层。
7.根据权利要求6所述的制造异质结半导体装置的方法，其特征在于
所述步骤d)包括
处理所述绝缘层和所述p型半导体层，使得所述绝缘层和所述p型半导体层形成凹凸结构，且所述绝缘层覆盖所述凹凸结构的凸区域的顶端。
8.根据权利要求6或7所述的制造异质结半导体装置的方法，其特征在于
所述步骤f)包括
在所述n型半导体层的上表面和侧表面上形成所述栅电极。
9.根据权利要求6或7所述的制造异质结半导体装置的方法，其特征在于
所述步骤d)包括
将所述凹凸结构的转角处理为具有弯曲的表面。
10.根据权利要求6或7所述的制造异质结半导体装置的方法，其特征在于
在所述步骤d)中，所述凹凸结构中的槽被处理成具有耗尽层扩展至所述p型半导体层的整个凸区域和所述n型半导体层的整个凸区域的宽度。
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