TWI420667B - 具有金屬擴散區的第iii-v族金氧半導體場效電晶體（ｍｏｓｆｅｔ） - Google Patents

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Description

具有金屬擴散區的第III-V族金氧半導體場效電晶體(MOSFET)
本文所說明的是形成具有金屬源極與汲極區之III-V量子井電晶體的系統與方法。
隨著積體電路技術持續縮小，能量效率變得日益重要。為此，由於第III-V族半導體之優越低與高場電子輸送性質使其具有能在低供應電壓下高速開關的能力，故已提出該等材料用於次世代電晶體中。第III-V族材料係使用週期表第3與第5族之元素合成，實例包括砷化鎵(GaAs)、砷化銦鎵(InGaAs)、磷化鎵(GaP)、氮化鎵(GaN)、砷化鎵鋁(GaAlAs)、砷化銦鋁(InAlAs)、磷化銦(InP)、砷化銦(InAs)，及銻化銦(InSb)。
使用III-V材料發展的電晶體已習知為量子井場效電晶體(QWFET)。在QWFET中，使用III-V材料形成電晶體的量子井通道區，同時使用摻雜金屬之半導體材料(諸如經摻雜之矽或經摻雜之鍺)形成源極與汲極(S/D)區。雖然在習用電晶體的S/D區使用半導體材料相當為人熟知，但在該通道區中結合III-V材料時，仍有許多問題需要克服。此種問題之一係當S/D區之尺寸縮小時其電阻增高。另一問題係源極匱乏(source-starvation)。基本上，第III-V族材料之載子密度比矽低。因此，重要的是電子進入源極區之動量鬆弛時間要短，否則源極區中之電子被有效率地帶走，使得源極區變得電子匱乏。源極匱乏接著造成注入III-V通道區之注入速度降低，然後其致使汲極電流亦降低。
 發明詳細說明
本文所說明的是形成具有金屬源極與汲極區之III-V量子井電晶體的系統與方法。在下列說明中，茲將使用熟悉本技術之人士常用的術語說明範例實施之各方面，以將硏究成果的要義傳達給熟悉本技術之其他人士。然而，熟悉本技術之人士將明暸可只使用所述方面的某些部分施行本發明。例如，為做解釋，提出特殊數字、材料與構造以提供對於範例實施之徹底暸解。然而，熟悉本技術之人士將會明暸，可在無該等特殊細節的情況下施行本發明。在其他情況中，可省略或簡化眾所周知之特徵以免模糊範例實施之焦點。
各種操作可作為多個不連續操作依序以最有助於暸解本發明之方式加以說明，然而，說明順序不應被視為暗指該等操作必然與順序相關。特別是，該等操作不需要以陳述之順序進行。
根據本發明之實施，III-V量子井電晶體係使用金屬源極區與金屬汲極區形成。在源極與汲極區中使用金屬提供比經摻雜半導體材料更低之電阻及更陡峭之界面。因此，本發明之實施提供形成具有高遷移率以及與III-V通道區之陡峭界面的源極與汲極區之方法。
圖1係根據本發明一實施之在基板上形成III-V電晶體的方法100。圖2A至圖2H圖示說明進行圖1之方法時形成的結構。
方法100係藉由提供將於上方生長III-V膜之基板而開始(圖1之102)。該基板通常為半導體基板，且可從習知半導體材料形成，諸如矽或含矽材料、鍺或含鍺材料，或其他含第IV族材料。
在某些實施中，該基板可從III-V材料形成，諸如GaAs、GaP、GaN、GaAlAs、InAlAs、InP與InAs。如下文所解釋，可使用較寬能帶隙之III-V材料作為基板，以提供後續形成之高遷移率量子井層的阻障。在某些實施中，該半導體基板可在原位摻雜，例如，該基板可在原位p摻雜以形成n型QWFET。在某些實施中，可對該阻障層進行相對於量子井層之反摻雜(counter-doped)，以減緩短通道效應。
在另外之實施中，可使用一或更多層形成該基板，該等層包括矽、含矽材料、鍺、含鍺材料、其他含第IV族材料與III-V材料，諸如GaAs、GaP、GaN、GaAlAs、InAlAs、InP及InAs的任意組合。
圖2A說明可作為製造III-V電晶體之基礎的基板200。
其次，將III-V膜沉積在該基板上作為高遷移率量子井層(104)。該量子井層係用作III-V量子井電晶體中的通道區。通常使用較窄能帶隙III-V材料作為量子井層。在一實施中，可使用諸如砷化銦鎵(InGaAs)或銻化銦(InSb)之III-V材料形成量子井層。量子層之厚度可為1埃()至100。在另外之實施中，可使用諸如Inx Ga1-x As(其中x≧0.53)、InAsSb或InAs之材料形成該量子井層。
可使用數種不同磊晶程序將III-V量子井層沉積在該基板上。在某些實施中，該磊晶膜生長可使用分子束磊晶(MBE)程序、電子束(e-束)沉積程序、金屬有機化學氣相沉積(MOCVD)程序、金屬有機氣相磊晶(MOVPE)程序，或脈衝雷射沉積(PLD)程序來進行。熟悉本技術之人士將會暸解亦可使用另外之沉積方法。
圖2A說明在基板200上形成之量子井層202，其可作為III-V量子井電晶體中之通道區。
然後沉積第二III-V層作為阻障層(106)。該第二III-V層係形成在III-V量子井層之上。該阻障層係作為介於量子井層與閘極介電層之間的過渡。使用較寬能帶隙III-V材料作為該阻障層。該寬能帶隙確使載子保持侷限在該窄能帶隙量子井層中。使用寬能帶隙III-V材料亦減少接面漏電與電晶體關閉狀態漏電。在本發明之實施中，可使用III-V材料作為該阻障層，該等III-V材料係諸如GaAs、GaP、GaN、GaAlAs、InAlAs、InP、InAlSb、GaAsSb及AlGaP。在另外之實施中，可對該阻障層進行相對於量子井層之反摻雜，以減緩短通道效應。例如，若該量子井層為n型，則可對該阻障層進行p摻雜。該III-V阻障層之厚度可為1埃()至100。
再次，可使用數種不同磊晶程序在該量子井層上生長該III-V阻障層。在某些實施中，該磊晶膜生長可使用MBE程序、電子束程序、MOCVD程序、MOVPE程序或PLD程序進行。熟悉本技術之人士將會暸解亦可使用另外之沉積方法。
在本發明另外之實施中，可連同本文所述之III-V量子井層及III-V阻障層一起包括一或更多額外III-V層。該等額外III-V層可用於許多目的，包括但不侷限於提供過渡層、緩衝層、額外之阻障層，及另外之通道層。可將該等多個III-V層稱為III-V堆疊。
圖2A圖示說明在III-V量子井層202上形成之III-V阻障層204。
該基板亦具有至少一高k介電層沉積於其表面，更明確地說，是沉積在該III-V阻障層之上(108)。該高k介電層可使用習知可應用於積體電路結構之閘極堆疊的材料，諸如高k閘極介電材料來形成。此處可用於該介電層的某些材料包括但不侷限於氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。特佳者係氧化鉿、氧化鋯與氧化鋁。在某些實施中，該高k閘極介電層可使用二或更多介電層形成，該等介電層可包括與III-V阻障層相鄰之過渡層。在另外之實施中，所使用之材料可具有與該III-V阻障層之介電常數(k)相近或更高的介電常數。雖然此處描述一些可用以形成高k閘極介電層的材料實例，但可從其他材料形成該層。
可使用習用化學氣相沉積(CVD)程序，諸如原子層沉積(ALD)程序，在III-V阻障層上形成該高k介電層，此種程序中，可以選定流速將金屬氧化物前驅體(例如金屬氯化物)與蒸氣送入CVD反應器，然後在選定溫度與壓力下操作該CVD反應器以在該III-V阻障層與該高k介電層之間產生原子級平滑界面。該CVD反應器應操作足夠長的時間以形成所希望厚度之層。在大部分應用當中，該高k介電層應小於60厚，更佳係介於約5至約50厚。該介電層的電當量厚度可小於10，較佳係小於7。在某些實施中，可將該高k介電層退火以改善其品質。
圖2A圖示說明形成於III-V阻障層204之上的高k介電層206。
最後，在該高k介電層之上沉積至少一層金屬層(110)。該金屬層可使用可衍生出金屬閘電極的適當導電材料形成。在某些實施中，該金屬層可使用眾所周知之物理氣相沉積(PVD)、ALD或CVD程序沉積。在其他實施中，可使用電鍍或無電電鍍程序形成該金屬層。可使用沉積與鍍層程序之各種組合以形成該金屬層。
當該金屬層用作n型功函數金屬時，所使用之金屬較佳係具有介於約3.9 eV與約4.2 eV之間的功函數。可用以形成該金屬層之n型材料包括鉿、鋯、鈦、鉭、鋁以及包括這些元素的金屬碳化物，即碳化鈦、碳化鋯、碳化鉭、碳化鉿與碳化鋁。該金屬層應厚到足以確使在其上形成的任何材料不會顯著影響其功函數。較佳情況係，該金屬層係介於約25至約300厚，且更佳係介於約25至約200厚。
當該金屬層用作p型功函數金屬時，所使用之金屬較佳係具有介於約4.9 eV與約5.2 eV之間的功函數。可用以形成該金屬層的p型材料包括釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如氧化釕。再一次，該金屬層應厚到足以確使在其上形成的任何材料不會顯著影響其功函數。較佳情況係，該金屬層係介於約25至約300厚，且更佳係介於約25至約200厚。
在某些實施中，亦可沉積填充金屬層。該填充金屬層較佳係由可容易拋光之材料組成，且較佳係使用習用金屬沉積程序沉積在整體裝置上。此種填充金屬可包含氮化鈦、鎢、鈦、鋁、鉭、氮化鉭、鈷、銅、鎳或任何其他可拋光且可增加正形成之金屬閘電極的厚度之金屬。
圖2A圖示說明沉積在高k介電層206之上的金屬層208。雖然顯示出一層金屬層，但在另外之實施中可使用二或更多層金屬層。
其次，可在該等沉積之層上進行一系列圖案化程序以形成該QWFET裝置的至少一部分。首先，將該金屬層蝕刻以形成金屬閘電極結構(112)。可使用本技術中眾所周知之習用蝕刻程序圖案化該金屬層及形成該金屬閘電極。
例如，可使用微影術程序形成遮罩，並可透過該遮罩圖案化該金屬層。習用微影術程序可包括將光阻材料沉積在該金屬層上，透過經圖案化光學遮罩將該光阻材料曝光於紫外線輻射或超紫外線輻射，並將該光阻材料顯影。於顯影後留下之光阻材料作為僅容許該金屬層的選定部分被曝光與蝕刻的遮罩，因而界定諸如金屬閘電極等結構。然後施加蝕刻劑以去除該金屬層的經曝光部分，並形成該金屬閘電極。最後，移除該光阻遮罩。用以移除該金屬層的蝕刻程序可包括任何習知之金屬蝕刻程序，其包括但不侷限於反應性離子蝕刻(RIE)程序、濕式蝕刻程序，或乾式蝕刻程序。
圖2B圖示說明在該高k介電層206之上的已經圖案化金屬閘電極210。
在形成金屬閘電極之後，可將剩餘之層圖案化以形成可在其中製造源極與汲極區的開口。該程序一開始通常係使用微影術程序形成遮罩，可透過該遮罩而蝕刻下方之層。與前述相似，該微影術程序可包括在該介電層與金屬閘電極上沉積光阻材料，透過經圖案化之光學遮罩將該光阻材料曝光於紫外線或超紫外線輻射，並顯影該光阻材料。於顯影後留下之光阻材料作為僅容許該介電層的選定部分被曝光的遮罩，因而界定源極與汲極區之開口。
圖2C圖示說明已沉積且已顯影的光阻遮罩212。該光阻遮罩212包括界定何處將形成源極與汲極區的開口212A。
當該光阻遮罩層就位之後，蝕刻該經曝光的下方之層。首先，使用適當介電質蝕刻程序透過該光阻遮罩蝕刻該介電層(114)。此等用於介電材料的蝕刻程序在本技術中廣為人知，且包括濕式蝕刻與乾式蝕刻程序，諸如以經緩衝過氧化物或氫氟酸為底質之濕蝕刻劑以及以氯或溴為底質之乾蝕刻劑。該介電層之蝕刻在該金屬閘電極下方形成閘極介電層，其對於正在製造之QWFET的閘極堆疊而言是必要的。
圖2D圖示說明形成閘極介電層214之經蝕刻介電層。當蝕刻該介電層時，曝露出下方之III-V阻障層204一部分。在某些實施中，該光阻遮罩212可能仍留在經蝕刻閘極介電層214之上以作為後續III-V層之蝕刻的遮罩。在另外之實施中，可將該光阻遮罩212移除並且該閘極介電層214可以作為遮罩。
在本發明一另外之實施中，可在該程序之早期階段蝕刻該高k介電層。例如，可依序蝕刻該金屬層與該高k介電層以形成金屬閘電極與高k介電層。與圖2D所示不同的是，金屬層與介電層之「依序」處理提供實質上與該金屬閘電極相同寬度的閘極介電層。
如圖所示，介電層之蝕刻曝露出下方之III-V阻障層。然後使用適合該阻障層中特定III-V材料的蝕刻劑蝕刻該III-V阻障層(116)。適用於此情況的蝕刻劑在本技術中已廣為人知。例如，此處可使用之濕蝕刻劑包括但不侷限於以檸檬酸與過氧化物、氫氯酸或磷酸為底質的蝕刻劑。此處可使用之乾式蝕刻程序包括但不侷限於以氬為底質之反應性離子蝕刻及其他物理濺鍍程序。
圖2E圖示說明在量子井層202之上的經蝕刻III-V阻障層216。當形成該經蝕刻III-V阻障層216時，曝露出量子井層202之一部分。
其次，使用適當蝕刻劑(諸如適用於InGaAs或InSb之蝕刻劑)蝕刻該量子井層的經曝露部分(118)。適用於此情況的蝕刻劑在本技術中已廣為人知，前文已提出部分實例。在某些實施中，該蝕刻程序可經修改或經延伸以便亦進行該量子井層的選擇性下切蝕刻。熟悉本技術之人士將會明暸，下切該量子井層使得稍後形成的源極與汲極區位於更接近該電晶體的通道區。此降低該電晶體的整體電阻。
圖2F圖示說明經蝕刻III-V量子井層218。將該量子井層218向下蝕刻至下方的基板200。雖然並未圖示，但在某些實施中，該量子井層218可經下切。
在III-V層的蝕刻完成之後，可在該III-V層之蝕除區上進行清潔程序以為金屬沉積做準備(120)。適於III-V層與基板的清潔程序在本技術中已為人熟知，例如可使用氫氯酸清潔InGaAs層。
最後，進行金屬沉積程序以使用金屬、數種金屬之組合或金屬合金填充該蝕除區，以形成該QWFET的源極與汲極區(122)。因此該等源極與汲極區係與III-V層(諸如該阻障層與該量子井層)直接接觸。由於蝕刻與金屬沉積程序係用於形成源極與汲極區，相對於習用離子植入、擴散與活化程序，該源極/汲極區和該通道區之間的界面傾向於非常陡峭。在量子井層已經下切的實施中，該陡峭源極/汲極區朝通道區橫向延伸。此致使源極與汲極區位於與閘電極接近處且可能與之重疊，因而降低該電晶體的外部電阻。
由於該III-V層中所使用之材料的性質緣故，僅有特定金屬適用於源極與汲極區。例如在NMOS QWFET當中，該金屬、金屬合金或金屬之組合必須與該III-V量子井層歐姆接觸(即，對於量子井層上之電子的阻障高度較低)且與該III-V阻障層蕭特基接觸(即，對於該阻障層上之電子的阻障高度較高)。兩種此等金屬包括鈦鎢合金(TiW)與鋁。
在本發明的某些實施中，可將金屬側壁內襯沉積在與該III-V層相鄰且與之直接接觸的經蝕刻區中，以形成與該III-V層之適當歐姆與蕭特基接觸。在一此種實施中，當該III-V量子井層係由InGaAs形成且該III-V阻障層係由InAlAs形成時，可將TiW金屬側壁內襯沉積在該經蝕刻區內(124)。TiW側壁內襯提供與該InGaAs量子井層 之歐姆接觸以及與該InAlAs阻障層之蕭特基接觸。可使用金屬沉積程序沉積該TiW側壁內襯，該金屬沉積程序係諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍沉積，或原子層沉積(ALD)。亦可使用本技術中習知之另外之沉積程序製造該TiW側壁內襯。沉積該側壁內襯之後，可以金屬填充源極與汲極區的其餘部分，該等金屬係諸如TiW、銅、鎢、鋁、銅-鋁合金或其他適用金屬。在其他實施中，可使用另外之金屬作為該金屬側壁內襯，諸如鋁。
圖2G圖示說明已沉積在已蝕除之源極源極與汲極區內的TiW側壁內襯220。為了形成所示之TiW側壁結構，首先使用諸如ALD之沉積程序沉積一層TiW保形層。然後進行各向異性蝕刻程序以從頂部向下蝕刻掉該TiW，以形成圖2G中所示之TiW側壁內襯結構。在某些實施中，該TiW側壁內襯220亦可與該高k閘極介電層相鄰形成，如圖2G所示，然而在某些實施中，可向下蝕刻該TiW側壁內襯220以使其僅與該III-V層相鄰(未圖示)。該光阻遮罩212仍示於圖2G，惟某些實施中，於該程序此時點其已可被除去。
圖2H圖示說明已沉積源極與汲極金屬區222之後之QWFET。再一次，該源極區222與汲極區222中所使用的金屬可由該內襯220中所使用之相同材料(諸如TiW)組成，或可使用其他金屬形成彼。
在其他實施中，可製造雙金屬側壁內襯以形成與該III-V層之適當歐姆接觸與蕭特基接觸。例如，可形成Ti-TiW側壁內襯，其中該Ti金屬形成與阻障層之蕭特基接觸，且該TiW金屬形成與量子井層之歐姆接觸。該Ti-TiW側壁內襯可藉由先沉積Ti側壁內襯而形成。Ti側壁內襯300係示於圖3A。該Ti側壁內襯300可使用與前文詳述之TiW側壁內襯220相同之沉積與蝕刻程序形成。該Ti側壁內襯提供與阻障層(諸如InAlAs層)之蕭特基接觸。
其次，可在與該Ti側壁內襯相鄰之經蝕刻區內形成鎢(W)內襯。W側壁內襯302亦示於圖3A。由於欲使W僅與該量子井層218接觸，故W內襯302之高度低於Ti側壁內襯300之高度。最適情況係，W內襯302之高度實質上與該量子井層218之高度對準。可使用與前文詳述之TiW側壁內襯220相同之沉積與蝕刻程序形成該W內襯302。
然後進行擴散程序以致使該W內襯302與Ti側壁內襯300的底部部分形成合金，並形成雙金屬側壁內襯304，如圖3B所示。亦可使用退火程序使該擴散發生。該雙金屬側壁內襯304包括Ti組份306與TiW組份308。Ti組份306係與阻障層216相鄰，並與該阻障層216形成蕭特基接觸。TiW組份308係與量子井層218相鄰，並與該量子井層218形成歐姆接觸。
雖然未圖示，但之後可以金屬填充該等經蝕刻區的其餘部分以形成源極與汲極區。再一次，可使用諸如Ti、TiW、銅、鎢、鋁、銅-鋁合金等金屬及其他可相容金屬形成源極與汲極區。
在另外之實施中，可以其他金屬進行圖3A與3B所所述之以上程序。例如，在一實施中，可使用鈀(Pd)代替Ti以及矽(Si)代替W進行上述程序。所得之結構為雙金屬側壁內襯，其中Pd與阻障層形成蕭特基接觸，且PdSi與量子井層形成歐姆接觸。
在本發明又一實施中，在沉積第二內襯(諸如W或Si)之前不可以蝕刻該最初金屬側壁內襯(諸如Ti或Pd內襯)。此係示於圖4A與4B，其中顯示只有阻障層216與量子井層218在基板200上。如圖所示，該Ti(或Pd)側壁內襯400覆蓋該蝕除區之底部與III-V層216/218之側邊。然後在側壁內襯400之上形成W(或Si)內襯402。進行該擴散程序之後，該最終雙金屬側壁內襯404(如圖4B所示)含有Ti(或Pd)組份406與TiW(或PdSi)組份408。在金屬沉積以形成源極與汲極區之前可蝕刻或可不蝕刻該雙金屬側壁內襯404。在某些實施中，該源極與汲極區之金屬可直接沉積在覆蓋該蝕除區底部的該Ti或Pd側壁內襯400上。
在本發明各種實施中，側壁內襯以及源極或汲極區所使用的金屬或金屬之組合可包括以下之一或多者：鉑、鈀、鉻、鈦、金、鋁、銦、鎢、鍩與銅。此外，將金屬側壁內襯置於該源極/汲極區與該阻障層之間降低漏電。
因此，本發明之各種實施已顯示出其中QWFET之源極與汲極區中使用金屬或金屬組合以使該QWFET之III-V阻障層與III-V量子井層直接接觸。該金屬源極與汲極區可包括與III-V層相鄰之金屬側壁內襯或雙金屬側壁內襯，其與該阻障層形成蕭特基接觸且與該量子井層形成歐姆接觸。金屬源極與汲極區連同III-V量子井層一起使用(包括雙金屬側壁內襯)提供數種益處，包括能縮小到次22 nm閘極長度、降低與通道區之源極/汲極電阻、減少通過與該通道區平行之層的漏電、以及因金屬源極/汲極區以及單金屬或雙金屬內襯之形成可在低溫發生，使得可使用低溫熱預算。
上述本發明之所列舉實施態樣的說明(包括發明摘要中所述者)並非意欲表示其為完整無遺漏說明或是將本發明侷限在所揭示之精確形式。雖然本文為了說明目的而描述本發明之特殊實施與實例，但熟悉本技術之人士將會理解各種相當之修改亦可能在本發明範圍內。
根據前文詳細說明，該等修改可在本發明範圍內。下列申請專利範圍中所使用之術語不應視為將本發明限制在本說明書與該等申請專利範圍中所揭示的特殊實施。反之，本發明範圍完全由下列申請專利範圍決定，其應根據申請專利範圍判讀的已確立原則解釋。
200．．．基板
202．．．量子井層
204．．．III-V阻障層
206．．．高k介電層
208．．．金屬層
210．．．金屬閘電極
212．．．光阻遮罩
212A．．．開口
214．．．閘極介電層
216．．．經蝕刻III-V阻障層
218．．．經蝕刻III-V量子井層
220．．．TiW側壁內襯
222．．．源極與汲極金屬區
300．．．Ti側壁內襯
302．．．W側壁內襯
304．．．雙金屬側壁內襯
306．．．Ti組份
308．．．TiW組份
400．．．Ti(或Pd)側壁內襯
402．．．W(或Si)內襯
404．．．雙金屬側壁內襯
406．．．Ti(或Pd)組份
408．．．TiW(或PdSi)組份
圖1係根據本發明一實施之在基板上形成III-V電晶體的方法。
圖2A至圖2H圖示說明進行圖1之方法時形成的結構。
圖3A與3B圖示說明根據本發明一實施形成雙金屬側壁內襯的方法。
圖4A與4B圖示說明根據本發明一實施形成雙金屬側壁內襯的另一方法。
200．．．基板
202．．．量子井層
204．．．III-V阻障層
206．．．高k介電層
208．．．金屬層

Claims (23)

  1. 一種裝置，其包含：閘電極；緊鄰該閘電極下方之閘極介電層；緊鄰該閘極介電層下方之III-V阻障層；緊鄰該阻障層下方之III-V量子井層；與該量子井層及該阻障層相鄰之金屬源極區；及與該量子井層及該阻障層相鄰之金屬汲極區，其中，該金屬源極區及該金屬汲極區形成與該阻障層的蕭特基接觸以及與該量子井層的歐姆接觸。
  2. 如申請專利範圍第1項之裝置，其中該閘電極包含金屬，且該閘極介電層包含高k介電材料。
  3. 如申請專利範圍第1項之裝置，其中該閘電極係選自鉿、鋯、鈦、鉭、鋁、碳化鈦、碳化鋯、碳化鉭、碳化鉿與碳化鋁。
  4. 如申請專利範圍第1項之裝置，其中該閘電極係選自釕、鈀、鉑、鈷、鎳、氧化釕、氧化鈀、氧化鉑、氧化鈷與氧化鎳。
  5. 如申請專利範圍第1項之裝置，其中該閘極介電層係選自氧化給、氧化鉿矽(hafnium silicon oxide)、氧化鑭、氧化鑭鋁(lanthanum aluminum oxide)、氧化鋯、氧化鋯矽(zirconium silicon oxide)、氧化鉭、氧化鈦、氧化鋇鍶鈦(barium strontium titanium oxide)、氧化鋇鈦(barium titanium oxide)、氧化鍶鈦(strontium titanium oxide)、氧化釔、氧化鋁、氧化鉛鈧鉭(lead scandium tantalum oxide)、及鈮酸鉛鋅(lead zinc niobate)。
  6. 如申請專利範圍第1項之裝置，其中該III-V阻障層係選自GaAs、GaP、GaN、GaAlAs、InAlAs、InP與InAs。
  7. 如申請專利範圍第1項之裝置，其中該III-V量子井層包含InGaAs或InSb。
  8. 一種裝置，其包含：基板；於該基板上形成之III-V量子井層；於該量子井層上形成之III-V阻障層；於該阻障層上形成之閘極介電層；於該閘極介電層上形成之閘電極；與該量子井層和該阻障層二者相鄰形成之第一金屬側壁內襯；與該量子井層和該阻障層二者相鄰形成之第二金屬側壁內襯；與該第一金屬側壁內襯相鄰之金屬源極區；及與該第二金屬側壁內襯相鄰之金屬汲極區。
  9. 如申請專利範圍第8項之裝置，其中該閘電極包含金屬，且該閘極介電層包含高k介電材料。
  10. 如申請專利範圍第8項之裝置，其中該III-V阻障層係選自GaAs、GaP、GaN、GaAlAs、InAlAs、InP與 InAs。
  11. 如申請專利範圍第1項之裝置，其中該III-V量子井層包含InGaAs或InSb。
  12. 如申請專利範圍第8項之裝置，其中該第一與第二金屬側壁內襯包含鉑、鈀、鉻、鈦、金、鋁、銥、鎢、鍩與銅中之至少一者。
  13. 如申請專利範圍第8項之裝置，其中該第一與第二金屬側壁內襯係具有與該阻障層相鄰之Ti組份以及與該量子井層相鄰之TiW組份的雙金屬側壁內襯。
  14. 如申請專利範圍第8項之裝置，其中該第一與第二金屬側壁內襯係具有與該阻障層相鄰之Pd組份以及與該量子井層相鄰之PdSi組份的雙金屬側壁內襯。
  15. 一種裝置，其包含：基板；於該基板上形成且具有第一側壁與第二側壁之III-V堆疊；於該III-V堆疊上形成之閘極介電層；於該閘極介電層上形成之閘電極；沿著該III-V堆疊之第一側壁形成之第一金屬側壁內襯；沿著該III-V堆疊之第二側壁形成之第二金屬側壁內襯；與該第一金屬側壁內襯相鄰之金屬源極區；及與該第二金屬側壁內襯相鄰之金屬汲極區。
  16. 如申請專利範圍第15項之裝置，其中該III-V堆疊包括至少一阻障層與至少一量子井層。
  17. 如申請專利範圍第16項之裝置，其中該第一與第二金屬側壁內襯提供與該III-V堆疊之阻障層的蕭特基接觸(Shottky contact)以及與該III-V堆疊之量子井層的歐姆接觸。
  18. 如申請專利範圍第16項之裝置，其中該第一與第二金屬側壁內襯包含提供與該III-V堆疊之阻障層的蕭特基接觸以及與該III-V堆疊之量子井層的歐姆接觸之雙金屬側壁內襯。
  19. 一種裝置，其包含：基板；於該基板上形成之III-V量子井層；於該量子井層上方形成之III-V阻障層；於該阻障層上方形成之閘極介電層；於該閘極介電層上形成之閘電極；與該量子井層和該阻障層二者直接接觸之第一金屬側壁內襯；與該量子井層和該阻障層二者直接接觸之第二金屬側壁內襯；與該第一金屬側壁內襯直接接觸之金屬源極區；及與該第二金屬側壁內襯直接接觸之金屬汲極區。
  20. 如申請專利範圍第19項之裝置，其中該第一與第二金屬側壁內襯提供與阻障層的蕭特基接觸以及與量子井 層的歐姆接觸。
  21. 如申請專利範圍第19項之裝置，其中該III-V阻障層係選自GaAs、GaP、GaN、GaAlAs、InAlAs、InP與InAs。
  22. 如申請專利範圍第19項之裝置，其中該III-V量子井層包含InGaAs或InSb。
  23. 如申請專利範圍第19項之裝置，其中該第一與第二金屬側壁內襯包含鉑、鈀、鉻、鈦、金、鋁、銥、鎢、鍩與銅中之至少一者。
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