JPH10107300A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10107300A JPH10107300A JP8262764A JP26276496A JPH10107300A JP H10107300 A JPH10107300 A JP H10107300A JP 8262764 A JP8262764 A JP 8262764A JP 26276496 A JP26276496 A JP 26276496A JP H10107300 A JPH10107300 A JP H10107300A
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Abstract
(57)【要約】
【課題】 Ａｌショットキゲート電極ＦＥＴを有する半
導体装置ではストレスマイグレーションによりゲート電
極が断線しやすい。 【解決手段】 ゲート電極をチャネル側からショットキ
金属として働く第１のＡｌ膜、およびこの第１のＡｌ膜
上に順に形成されたＭｏ、Ｗ、ＴａおよびＣｒからなる
群の中から選ばれた少なくとも１種からなる粒子径抑制
膜および第２のＡｌ膜からなる３層構造とし、さらに第
１のＡｌ膜および第２のＡｌ膜の各々の厚さを１０００
〜４０００Åとする。粒子径抑制膜とＡｌ膜をさらに繰
り返し積層して５層、７層、９層……の多層構造にする
こともできる。
導体装置ではストレスマイグレーションによりゲート電
極が断線しやすい。 【解決手段】 ゲート電極をチャネル側からショットキ
金属として働く第１のＡｌ膜、およびこの第１のＡｌ膜
上に順に形成されたＭｏ、Ｗ、ＴａおよびＣｒからなる
群の中から選ばれた少なくとも１種からなる粒子径抑制
膜および第２のＡｌ膜からなる３層構造とし、さらに第
１のＡｌ膜および第２のＡｌ膜の各々の厚さを１０００
〜４０００Åとする。粒子径抑制膜とＡｌ膜をさらに繰
り返し積層して５層、７層、９層……の多層構造にする
こともできる。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体を用い
た電界効果トランジスタ（以下、ＦＥＴという）を用い
た半導体装置に関する。
た電界効果トランジスタ（以下、ＦＥＴという）を用い
た半導体装置に関する。
【０００２】
【従来の技術】より高い周波数かつ高速に動作させる必
要のある通信システム等に使用される半導体素子として
化合物半導体を用いたＦＥＴがある。一例として、Ｇａ
Ａｓ基板を用いたＡｌショットキゲート電極ＦＥＴがあ
る。
要のある通信システム等に使用される半導体素子として
化合物半導体を用いたＦＥＴがある。一例として、Ｇａ
Ａｓ基板を用いたＡｌショットキゲート電極ＦＥＴがあ
る。
【０００３】
【発明が解決しようとする課題】従来のＡｌゲート電極
ＦＥＴは抵抗が低く高周波動作に有利であるが、ストレ
スマイグレーションによりＡｌゲート電極が断線しやす
いという問題がある。特に、ゲート長が１μｍ位に短く
なると発生しやすい。
ＦＥＴは抵抗が低く高周波動作に有利であるが、ストレ
スマイグレーションによりＡｌゲート電極が断線しやす
いという問題がある。特に、ゲート長が１μｍ位に短く
なると発生しやすい。
【０００４】
【課題を解決するための手段】ゲート電極をチャネル側
からショットキ金属として働く第１のＡｌ膜、およびこ
の第１のＡｌ膜上に順に形成されたＭｏ、Ｗ、Ｔａおよ
びＣｒからなる群の中から選ばれた少なくとも１種から
なる粒子径抑制膜およびＡｌ膜を１組としてこれを１組
以上有する多層構造とし、さらに第１のＡｌ膜および１
組以上の組の中のＡｌ膜の各々の厚さを４０００Å以下
とする。
からショットキ金属として働く第１のＡｌ膜、およびこ
の第１のＡｌ膜上に順に形成されたＭｏ、Ｗ、Ｔａおよ
びＣｒからなる群の中から選ばれた少なくとも１種から
なる粒子径抑制膜およびＡｌ膜を１組としてこれを１組
以上有する多層構造とし、さらに第１のＡｌ膜および１
組以上の組の中のＡｌ膜の各々の厚さを４０００Å以下
とする。
【０００５】或いは、粒子径抑制膜およびＡｌ膜の組を
１組として３層構造とし、第１のＡｌ膜および１組の中
のＡｌ膜の各々の厚さを１０００〜４０００Åとする。
１組として３層構造とし、第１のＡｌ膜および１組の中
のＡｌ膜の各々の厚さを１０００〜４０００Åとする。
【０００６】
【発明の実施の形態】ゲート電極の構造としては、３層
構造の他、さらに粒子径抑制膜とＡｌ膜の組を繰り返し
積層して５層、７層、９層……の多層構造にすることが
できる。
構造の他、さらに粒子径抑制膜とＡｌ膜の組を繰り返し
積層して５層、７層、９層……の多層構造にすることが
できる。
【０００７】Ａｌ膜の厚さの上限である４０００Åはス
トレスマイグレーションの観点から決まる。すなわち、
Ａｌ膜の厚さが５０００Å以上になると、粒子径の増大
とともにストレスマイグレーションによる断線率が増大
するという実験結果に基づく。
トレスマイグレーションの観点から決まる。すなわち、
Ａｌ膜の厚さが５０００Å以上になると、粒子径の増大
とともにストレスマイグレーションによる断線率が増大
するという実験結果に基づく。
【０００８】これを利用して、粒子径抑制膜をＡｌ膜の
間に挟むことにより、各Ａｌ膜の厚さをＡｌ粒子径が小
さい範囲の値に選び、ストレスマイグレーションによる
断線を防ぎつつ所望のゲート抵抗（シート抵抗）を得
る。
間に挟むことにより、各Ａｌ膜の厚さをＡｌ粒子径が小
さい範囲の値に選び、ストレスマイグレーションによる
断線を防ぎつつ所望のゲート抵抗（シート抵抗）を得
る。
【０００９】また、ゲート抵抗（シート抵抗）が１００
ｍΩ／□以上に大きくなと高周波特性が要求される素子
のゲート電極としては使用が困難となる。これを考慮し
て、例えば３層構造の場合に、Ａｌ膜の厚さを１０００
Å、粒子径抑制膜の厚さを５０Åとしてゲート電極の厚
さを０．２０５μｍとすることができる。
ｍΩ／□以上に大きくなと高周波特性が要求される素子
のゲート電極としては使用が困難となる。これを考慮し
て、例えば３層構造の場合に、Ａｌ膜の厚さを１０００
Å、粒子径抑制膜の厚さを５０Åとしてゲート電極の厚
さを０．２０５μｍとすることができる。
【００１０】以下本発明の実施例を、３層構造のゲート
電極において粒子径抑制膜としてＭｏ膜を用いた場合を
例にとり説明する。 実施例１ 本発明の実施例１のＧａＡｓＦＥＴのＩＣの断面図を図
１に示す。まず、半絶縁性ＧａＡｓ基板１にイオン打込
みによりｎ型チャネル層２を形成する。
電極において粒子径抑制膜としてＭｏ膜を用いた場合を
例にとり説明する。 実施例１ 本発明の実施例１のＧａＡｓＦＥＴのＩＣの断面図を図
１に示す。まず、半絶縁性ＧａＡｓ基板１にイオン打込
みによりｎ型チャネル層２を形成する。
【００１１】次に、ソース・ドレイン電極４をホトレジ
ストをマスクとしたリフトオフ法により形成する。ＰＳ
Ｇ等の絶縁膜３をＣＶＤ法により基板１上に被着し、部
分的に開口した後、ＡｕＧｅ、ＮｉおよびＡｕをこの順
序で電子ビーム蒸着し３層構造のソース・ドレイン電極
４を形成する（３層であることは図示せず）。
ストをマスクとしたリフトオフ法により形成する。ＰＳ
Ｇ等の絶縁膜３をＣＶＤ法により基板１上に被着し、部
分的に開口した後、ＡｕＧｅ、ＮｉおよびＡｕをこの順
序で電子ビーム蒸着し３層構造のソース・ドレイン電極
４を形成する（３層であることは図示せず）。
【００１２】次に、ゲート電極５をホトレジストをマス
クとしたリフトオフ法により形成する。ゲート電極５
は、基板側から順にＡｌ膜、Ｍｏ膜、Ａｌ膜からなる３
層構造とし、電子ビーム蒸着によりそれぞれ１０００〜
４０００Å、１０００Å以下、１０００〜４０００Åの
厚さ付ける。また、ゲート長は０．３〜０．５μｍとす
る。
クとしたリフトオフ法により形成する。ゲート電極５
は、基板側から順にＡｌ膜、Ｍｏ膜、Ａｌ膜からなる３
層構造とし、電子ビーム蒸着によりそれぞれ１０００〜
４０００Å、１０００Å以下、１０００〜４０００Åの
厚さ付ける。また、ゲート長は０．３〜０．５μｍとす
る。
【００１３】次に、配線層６をホトレジストをマスクと
したリフトオフ法により形成する。配線層６は、基板側
から順にＭｏ膜、Ａｌ膜からなる２層構造とし、電子ビ
ーム蒸着によりそれぞれ１００〜３００Å、４０００〜
６０００Åの厚さ付ける。
したリフトオフ法により形成する。配線層６は、基板側
から順にＭｏ膜、Ａｌ膜からなる２層構造とし、電子ビ
ーム蒸着によりそれぞれ１００〜３００Å、４０００〜
６０００Åの厚さ付ける。
【００１４】次に、ＰＳＧ等の絶縁膜７をＣＶＤ法で形
成し、それの開口部で配線層６と接続するように、配線
層８を形成する。配線層８は、基板側から順にＭｏ膜、
Ａｕ膜、Ｍｏ膜からなる３層構造とし、電子ビーム蒸着
によりそれぞれ１０００〜３０００Å、６０００〜１０
０００Å、５００Åの厚さ付け、不要部をエッチング除
去して形成する。ここで、配線層６と８を電極とする容
量を形成する部分には、配線層８の材料の被着に先だっ
てプラズマＣＶＤ法によりＳｉＮ誘電体膜の材料を被着
しておき、配線層８形成のためのエッチング時に不要部
をエッチング除去してＳｉＮ誘電体膜１１を形成する。
成し、それの開口部で配線層６と接続するように、配線
層８を形成する。配線層８は、基板側から順にＭｏ膜、
Ａｕ膜、Ｍｏ膜からなる３層構造とし、電子ビーム蒸着
によりそれぞれ１０００〜３０００Å、６０００〜１０
０００Å、５００Åの厚さ付け、不要部をエッチング除
去して形成する。ここで、配線層６と８を電極とする容
量を形成する部分には、配線層８の材料の被着に先だっ
てプラズマＣＶＤ法によりＳｉＮ誘電体膜の材料を被着
しておき、配線層８形成のためのエッチング時に不要部
をエッチング除去してＳｉＮ誘電体膜１１を形成する。
【００１５】最後に、ＰＳＧ等の絶縁膜９および配線層
１０、さらに有機絶縁体等の保護膜（図示せず）を形成
する。配線層１０は、配線層６または８と所望の箇所で
接続される。また配線層１０は、基板１側から順に、ス
パッタ蒸着によりＭｏ膜を１０００〜３０００Åの厚
さ、メッキ法によりＡｕ膜を１〜５μｍの厚さ付けて２
層構造とする。
１０、さらに有機絶縁体等の保護膜（図示せず）を形成
する。配線層１０は、配線層６または８と所望の箇所で
接続される。また配線層１０は、基板１側から順に、ス
パッタ蒸着によりＭｏ膜を１０００〜３０００Åの厚
さ、メッキ法によりＡｕ膜を１〜５μｍの厚さ付けて２
層構造とする。
【００１６】本実施例によれば、ストレスマイグレーシ
ョンの発生によるゲート電極５の断線を、１層Ａｌ膜の
ゲート電極の場合に比べて大幅に低減できる。例えば、
５０００Åの厚さのＡｌ膜の場合のＡｌの粒子径は約
０．７μｍであるが、同じ膜厚の本実施例の構造の場合
のＡｌの粒子径は０．４〜０．５μｍと小さくなる。そ
の結果、ゲート電極形成後の絶縁膜７、９等の応力によ
りゲート電極に引張応力が加わっても、ストレスマイグ
レーションの発生による粒界に沿っての断線確率が小さ
くなる。
ョンの発生によるゲート電極５の断線を、１層Ａｌ膜の
ゲート電極の場合に比べて大幅に低減できる。例えば、
５０００Åの厚さのＡｌ膜の場合のＡｌの粒子径は約
０．７μｍであるが、同じ膜厚の本実施例の構造の場合
のＡｌの粒子径は０．４〜０．５μｍと小さくなる。そ
の結果、ゲート電極形成後の絶縁膜７、９等の応力によ
りゲート電極に引張応力が加わっても、ストレスマイグ
レーションの発生による粒界に沿っての断線確率が小さ
くなる。
【００１７】一方、本実施例のようにＡｌ膜の間にＭｏ
膜を挟んだ構造の場合、ストレスマイグレーションの耐
性は向上するが、エレクトロマイグレーションの耐性は
逆に低下する。本実施例では、この点を考慮して、配線
層６、８、１０にはこの構造を採用せずエレクトロマイ
グレーションの耐性を確保している。以上により、信頼
度の高いｌＣを作製できる。
膜を挟んだ構造の場合、ストレスマイグレーションの耐
性は向上するが、エレクトロマイグレーションの耐性は
逆に低下する。本実施例では、この点を考慮して、配線
層６、８、１０にはこの構造を採用せずエレクトロマイ
グレーションの耐性を確保している。以上により、信頼
度の高いｌＣを作製できる。
【００１８】また、本実施例には、配線層６をリフトオ
フ法で形成されるため絶縁膜３に埋め込まれており平坦
性が良い。したがって、絶縁膜７、９に平坦化技術を適
用しなくても、配線層６と１０との交差部を作ることが
できるという利点がある。
フ法で形成されるため絶縁膜３に埋め込まれており平坦
性が良い。したがって、絶縁膜７、９に平坦化技術を適
用しなくても、配線層６と１０との交差部を作ることが
できるという利点がある。
【００１９】また、Ｍｏは半導体の製造過程で加わる４
００℃程度の温度ではＡｌとの反応性に乏しい。したが
って、本実施例では、高周波動作に好ましいＡｌゲート
の場合と同等の低抵抗のゲート抵抗が得られる。
００℃程度の温度ではＡｌとの反応性に乏しい。したが
って、本実施例では、高周波動作に好ましいＡｌゲート
の場合と同等の低抵抗のゲート抵抗が得られる。
【００２０】実施例２ 本実施例は、実施例１において、配線層６の構造を基板
１側からＴｉ膜（５００Å）／Ｐｔ膜（５００Å）／Ａ
ｕ膜（４０００〜６０００Å）／Ｐｔ膜（５００Å）／
Ｔｉ膜（５００Å）に変えたものである。
１側からＴｉ膜（５００Å）／Ｐｔ膜（５００Å）／Ａ
ｕ膜（４０００〜６０００Å）／Ｐｔ膜（５００Å）／
Ｔｉ膜（５００Å）に変えたものである。
【００２１】本実施例では、Ａｌに変えてＡｕを用いる
ことで、よりエレクトロマイグレーションに強い配線層
を実現できる。
ことで、よりエレクトロマイグレーションに強い配線層
を実現できる。
【００２２】実施例３ 本発明の実施例３の２次元電子ガスのチャネルを用いた
ヘテロ接合ＧａＡｓＦＥＴ（所謂ＨＥＭＴ）の断面図を
図２に示す。まず、半絶縁性ＧａＡｓ基板１に、ＭＯＣ
ＶＤ法を用いたエピタキシャル成長およびエッチングに
よりアンドープＧａＡｓチャネル形成層１２、ｎ型Ｇａ
ＡｌＡｓキャリア供給層１３およびｎ+型ＧａＡｓキャ
ップ層１４を形成する。
ヘテロ接合ＧａＡｓＦＥＴ（所謂ＨＥＭＴ）の断面図を
図２に示す。まず、半絶縁性ＧａＡｓ基板１に、ＭＯＣ
ＶＤ法を用いたエピタキシャル成長およびエッチングに
よりアンドープＧａＡｓチャネル形成層１２、ｎ型Ｇａ
ＡｌＡｓキャリア供給層１３およびｎ+型ＧａＡｓキャ
ップ層１４を形成する。
【００２３】次に、実施例１と同じ構造のソース・ドレ
イン電極４をｎ+型ＧａＡｓキャップ層１４上に電子ビ
ーム蒸着およびリフトオフ法により形成する。
イン電極４をｎ+型ＧａＡｓキャップ層１４上に電子ビ
ーム蒸着およびリフトオフ法により形成する。
【００２４】次に、ゲート電極５をホトレジストをマス
クとしたリフトオフ法により形成する。ゲート電極５
は、基板１側から順にＡｌ膜、Ｍｏ膜、Ａｌ膜からなる
３層構造とし、電子ビーム蒸着によりそれぞれ１０００
〜４０００Å、１０００Å以下、１０００〜４０００Å
の厚さ付ける。また、ゲート長は０．２〜０．５μｍと
する。
クとしたリフトオフ法により形成する。ゲート電極５
は、基板１側から順にＡｌ膜、Ｍｏ膜、Ａｌ膜からなる
３層構造とし、電子ビーム蒸着によりそれぞれ１０００
〜４０００Å、１０００Å以下、１０００〜４０００Å
の厚さ付ける。また、ゲート長は０．２〜０．５μｍと
する。
【００２５】次に、絶縁膜１６の開口部でソース・ドレ
イン電極４に接続するように配線層１５を形成する。続
いて有機絶縁体等の保護膜１７を形成する。配線層１５
は、基板側からＴｉＷ膜、Ａｌ膜を積層した２層構造で
ある。
イン電極４に接続するように配線層１５を形成する。続
いて有機絶縁体等の保護膜１７を形成する。配線層１５
は、基板側からＴｉＷ膜、Ａｌ膜を積層した２層構造で
ある。
【００２６】本実施例によれば、ゲート断線不良の少な
いＨＥＭＴを作製できる。
いＨＥＭＴを作製できる。
【００２７】
【発明の効果】本発明によれば、ストレスマイグレーシ
ョンによるゲート電極の断線の少ない半導体装置を実現
できる。
ョンによるゲート電極の断線の少ない半導体装置を実現
できる。
【図１】本発明の実施例１のＧａＡｓＦＥＴのＩＣの断
面図である。
面図である。
【図２】本発明の実施例２のＨＥＭＴの断面図である。
１…半絶縁性ＧａＡｓ基板、２…ｎ型チャネル層、３、
７、９、１６…絶縁膜、４…ソース・ドレイン電極、５
…ゲート電極、６、８、１０、１５…配線層、１１…容
量のＳｉＮ誘電体膜、１２…アンドープＧａＡｓチャネ
ル形成層、１３…ｎ型ＧａＡｌＡｓキャリア供給層、１
４…ｎ+型ＧａＡｓキャップ層、１７…保護膜。
７、９、１６…絶縁膜、４…ソース・ドレイン電極、５
…ゲート電極、６、８、１０、１５…配線層、１１…容
量のＳｉＮ誘電体膜、１２…アンドープＧａＡｓチャネ
ル形成層、１３…ｎ型ＧａＡｌＡｓキャリア供給層、１
４…ｎ+型ＧａＡｓキャップ層、１７…保護膜。
Claims (4)
- 【請求項１】化合物半導体をチャネルに用いたＦＥＴを
有する半導体装置において、上記ＦＥＴのゲート電極は
上記チャネル側からショットキ金属として働く第１のＡ
ｌ膜、および該第１のＡｌ膜上に順に形成されたＭｏ、
Ｗ、ＴａおよびＣｒからなる群の中から選ばれた少なく
とも１種からなる粒子径抑制膜およびＡｌ膜を１組とす
る組を１組以上有し、上記第１のＡｌ膜および上記１組
以上の組中のＡｌ膜の各々の厚さは４０００Å以下であ
ることを特徴とする半導体装置。 - 【請求項２】化合物半導体をチャネルに用いたＦＥＴを
有する半導体装置において、上記ＦＥＴのゲート電極は
上記チャネル側からショットキ金属として働く第１のＡ
ｌ膜、および該第１のＡｌ膜上に順に形成されたＭｏ、
Ｗ、ＴａおよびＣｒからなる群の中から選ばれた少なく
とも１種からなる粒子径抑制膜および第２のＡｌ膜から
なる３層構造を有し、上記第１のＡｌ膜および上記第２
のＡｌ膜の各々の厚さは１０００〜４０００Åであるこ
とを特徴とする半導体装置。 - 【請求項３】上記半導体装置は上記ＦＥＴを複数個有す
る集積回路であり、該集積回路は該集積回路基板側から
順にＭｏ膜、Ａｌ膜からなる２層構造の配線層を有して
いることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】上記半導体装置は上記ＦＥＴを複数個有す
る集積回路であり、該集積回路は該集積回路基板側から
順にＴｉ膜、Ｐｔ膜、Ａｕ膜、Ｐｔ膜、Ｔｉ膜からなる
５層構造の配線層を有していることを特徴とする請求項
１又は２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262764A JPH10107300A (ja) | 1996-10-03 | 1996-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262764A JPH10107300A (ja) | 1996-10-03 | 1996-10-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107300A true JPH10107300A (ja) | 1998-04-24 |
Family
ID=17380270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262764A Pending JPH10107300A (ja) | 1996-10-03 | 1996-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007251180A (ja) * | 2006-03-17 | 2007-09-27 | United Monolithic Semiconductors Gmbh | 金属性の制御電極を有する半導体素子を製造する方法、および半導体素子 |
-
1996
- 1996-10-03 JP JP8262764A patent/JPH10107300A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007251180A (ja) * | 2006-03-17 | 2007-09-27 | United Monolithic Semiconductors Gmbh | 金属性の制御電極を有する半導体素子を製造する方法、および半導体素子 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040727 |