JP2007221259A - 無瞬断切り替え装置 - Google Patents

Abstract

【課題】現用側と予備側に配置されたポインタ回路より出力されるポインタ値を常に一致させることにより、現用VT Switch Fabricから予備用VT Switch Fabricへ切り替えを実施した際のポインタ値急変を防ぎ、次段装置でのエラー発生を防ぐことのできる無瞬断切り替え装置を提供する。
【解決手段】現用側と予備側のVTポインタ回路のメモリからの読み出しアドレスとメモリへの書き込みアドレスの位相差が異なることによる、現用側と予備側のVTポインタ回路のポインタ値の相違を解消するために、現用側VTポインタ回路から予備側VTポインタ回路にメモリからの読み出しアドレスとメモリへの書き込みアドレスを送り、予備側の読み出し及び書き込みアドレスを、送信されてきたアドレス値で書き換える。これにより、現用側と予備側でアドレス値を一致させることができるので、ポインタ値も一致させることができる。
【選択図】図１

Description

本発明は、光同期通信装置における、信号の無瞬断切り替え装置に関する。

以下の説明においては、SONETを前提に説明するが、SDHにおいても同様に適用可能であることは、当業者によれば容易に理解されるべきことである。
SONET光伝送装置において、STS-1ペイロードにマッピングされるVT(Virtual Tributary)信号のクロスコネクトを行うSwitch Fabric(VT Switch Fabric)の現用系と予備系の装置を切り替える場合、信号の瞬断が発生するという問題がある。

図１４は、SONETシステムにおけるSTS-1フレームの構成を示す図である。
図１４の最上段に示されている図は、STS-1フレームを表し、トランスポートオーバヘッド（ＴＯＨ）とペイロードからなっている。トランスポートオーバヘッドのH1、H2バイトは、ペイロード内のデータがどの位置から始まっているかを示すポインタであり、H3は、ネガティブスタッフをする場合のスタッフバイトである。J1バイトは、ペイロードの始まり位置を示すバイトであり、J1バイトから後ろの所定長のデータがペイロードデータある。この図のように、ペイロードは、STS-1フレームのペイロードの最初から始まっているとは限らず、任意の位置から始まるように設計されているので、H1、H2バイトを使って、ペイロードの開始位置を示している。

図１４の中段の図は、STS-1フレームのペイロード内の構成を示す図である。STS-1ペイロードには、VT信号がチャネル１〜チャネル２８の２８チャンネル分マッピングされている。そして、各VT信号は、STS-1フレーム４つ分で１つのVTフレームを形成するように構成されている。各STS-1フレームには、パスオーバヘッド（ＰＯＨ）が設けられ、その後に、V1〜V4バイトを先頭にしたVT信号がマッピングされている。

図１４の下段の図は、ＶＴフレームの構成を示している。VTフレームは、V1〜V4バイトをヘッダとしており、VTフレームのペイロードは、V5バイトから始まる。V5バイトから始まるVTペイロードも、その開始位置はあらかじめ決定されたものではなく、任意の位置から始まるものである。したがって、V1、V2バイトに、V5バイトの開始位置を示すポインタを設定する。

以上のように、STS-1あたり28chのVTがSTS-1にマッピングされる。VTは4 マルチフレームからなり、H4バイトにそのFlag(00h〜03h)が埋め込まれている。VTフレームは27×4=108バイトから構成され、V1、V2バイトがポインタバイトとなり、VT ペイロードの先頭であるV5 バイトの位置を示している。

図１５は、VTポインタを説明する図である。
図１５（ａ）を参照すると、V1V2バイトは、NDFビットと、SSビットと、"10"ビットポインタとからなっている。V3バイト は、ネガティブスタッフを行うための削除用ビットと、ポジティブスタッフを行うための追加用ビットからなる。V3バイトは、ネガティブスタッフ時にペイロードのデータ収容する。図１５（ｂ）を参照すると、VTフレームが送られる場合の時系列のデータ配列を見ると、最初にV1バイトが送られ、その後に、ペイロードのデータが送られる。V1バイトの次のデータは、ポインタ値が「７８」のペイロードデータであり、この後、ポインタ値が「１０３」までのペイロードデータが続く。次に、V2バイトが送られる。V2バイトの次のデータは、ポインタ値が「０」のペイロードデータとなる。この後、ポインタ値が「２５」までのデータが続く。次に、V3バイトが送られる。V3バイトは 、スタッフ用バイトであり、ネガティブスタッフを行う場合には、V3バイトのビット数を減らし、ポジティブスタッフを行う場合には、V3バイトのビット数を増やすことになる。V3バイトは、ネガティブスタッフ用バイトであり、ネガティブスタッフを行なう場合には、V3バイトにペイロードのデータの一部を収容し、ポジティブスタッフを行なう場合には、V3バイトの次のバイトにデータを収容しないことでポインタ値の増減に対応する。V3バイトの後には、ポインタ値が「２６」から「５１」までのペイロードデータが続く。その次に、V4バイトが来て、更にその後に、ポインタ値が「５２」から「７７」までのペイロードデータが続く。

従来よりVT信号のクロスコネクトを行うにあたり、クロスコネクト回路規模を効果的に構成するために、クロスコネクト回路の前段にポインタ回路を配置する方式がとられてきた(特許文献１参照）。

SONET伝送装置に於いて、VT Switch Fabric（VTSF）は利用者側のNetwork Applicationに合わせ実装・未実装ができる形態がとられており、ポインタ回路とクロスコネクト回路を搭載したSwitch Fabricが一般化していた。

図１６は、VTポインタ回路とクロスコネクト回路を搭載したSwitch Fabricを示す図である。
インターフェース１０に入力されたSTS信号は、STSポインタ回路１１において、STS信号レベルのポインタ処理を受ける。インターフェース１０は、STS-SF(Switch Fabric)１２、STS-SF１３の回線収容が可能な数だけ設けられ、同様に、STSポインタ回路も同数設けられる。STS-SF１２とSTS-SF１３は、現用と予備の冗長構成となっている。STS-SF１２により選択されたSTS-1信号がVT-SF(Switch Fabric)１４に入力される。現用、予備双方からのSTS-1信号をセレクタ１６、１９で選択し、VTポインタ回路１７、２０においてVTポインタ処理を行い、VTクロスコネクト回路１８、２１においてクロスコネクト処理を行う。VTクロスコネクト処理をされた信号は、再度セレクタ２２、２３を介してSTS-SF１２、１３へ戻され、現用／予備切り替え用のセレクタ２５を介してインターフェース２４に入力される。そして、クロスコネクト処理後のSTS-1信号がインターフェース２４から出力される。VTクロスコネクトが不要な場合、VT-SF１４、１５を未実装にすることが可能である。

一方、デバイス技術の進歩、並びにNetwork需要の増大に伴い、このVT Switch Fabricの回線処理容量が増大し、保守時に行うVT Switch Fabricの現用／予備切り替え時の回線瞬断の影響は無視できないレベルになってきており、その無瞬断切り替えの必要性が非常に重要な需要となってきた。

これを解決するために、VTポインタ回路をSONET伝送装置のインターフェース部に配置する手法などが取られる場合があるが、この場合、VT Switch Fabricを使わない場合でもVTポインタ回路が常に実装される形になり経済的でないという問題があった。

図１７は、VTポインタ回路をインターフェース装置内に設けた構成のSwitch Fabricを示す図である。図１７においては、図１６に対応する構成には、図１６と同じ参照符号を付して説明を省略する。

図１７においては、VT-SF１４ａ、１５ａ内からVTポインタ回路が取り除かれている。その代わり、VTポインタ回路３０が、インターフェース１０ａ内に設けられている。STSポインタ回路１１によってポインタ処理された信号と、VTポインタ回路３０によってポインタ処理された信号は、セレクタ３１によって選択出力されるようになっている。

図１７は、VT−SFの無瞬断切り替えを実施するための一例である。すなわち、VTポインタ回路をインターフェース１０ａに配置している。この場合、VTポインタがインターフェース１０ａで処理され、その信号がSTS-SF１２、１３で分岐されるので、現用・予備双方のVT-SF１４ａ、１５ａでは、VTペイロードデータの開始位置を示すポインタ値が常に同じポインタ値となるので、無瞬断切り替えが可能になる。その反面、VT回線を処理しない場合でも、常に、VT ポインタ回路を配置しておく必要があり、装置全体の回路規模、並びにコストアップが強いられる。

従って、従来から行われているポインタ回路を搭載したVT Switch Fabricを用いて無瞬断切替することの期待が高まっている。
特開２００３−１０１５０１号公報

装置内に冗長配置されるVT Switch Fabricにおいて、ポインタ処理を行った場合、現用側と予備側で異なるポインタ値が挿入されて出力されるケースが存在する。その要因として３つの要因が存在する。

図１８は、VTポインタ回路の基本構成図である。
VTポインタ回路は、メモリ３５、ＷＲ（Write）アドレスカウンタ３７、ＲＤ（Read）アドレスカウンタ３８、位相比較器３６から構成される。ＷＲアドレスカウンタ３７は、書き込みデータ（ＷＲデータ）に同期したイネーブル信号に従って、書き込みアドレスを０から７までカウントする。書き込みデータは、メモリ３５のＷＲアドレスカウンタ３７の出力するアドレスに書き込まれる。ＲＤアドレスカウンタ３８は、メモリ３５のどのアドレスからデータを読み出すかを指示するカウンタであり、これも、イネーブル信号に従って、読み出しアドレスを０から７までカウントする。位相比較器３６は、ＷＲアドレスカウンタ３７のアドレス値とＲＤアドレスカウンタ３８のアドレス値の差分を検出し、これを一定に保つように、ＲＤアドレスカウンタ３８を制御するものである。

メモリ３５は０〜７までのアドレスが定義され、WR（書き込み）側、RD（読み出し）側共にアドレスカウンタを元にメモリ３５のデータ書き込み、及び読み出しが行われる。書き込み、読み出しの衝突を防ぐために、位相差分値を取得する位相比較器３６を配置している。位相差分値がINC/DEC領域（スタッフ処理を行うか否かを判断するための位相の差分値を示すウィンドウ）に入ると、ポインタ挿入部（不図示）のポインタ値が更新されるとともに、ネガティブスタッフ、ポジティブスタッフを行い、メモリ３５への書き込み、読み出し位相差を通常動作領域へ移動する。これにより、データを欠落させることなく、信号を疎通させることが可能になる。

位相比較器３６の初期状態は、それぞれのカウント値の比較により、差分4で開始されるが、WR側の位相変動により、差分が減ったり増えたりする。図１８のポインタ回路構成に於いて、通常領域は、3, 4, 5 の3つのアドレスが存在するが、VTペイロード信号に対してOH（V1〜V4）のギャップが存在し、位相比較結果は、3<->4を繰り返すか、4<->5を繰り返すパターンが存在する。

なお、図１８において、ＷＲアドレスの太線で囲まれた部分が、INC領域、DEC領域である。
図１９及び図２０は、電源投入基準でのOHギャップ発生時の動作を説明する図である。

図１８で説明したように、ＷＲアドレスカウンタ３７とＲＤアドレスカウンタ３８は、イネーブル信号が入力されているときに、カウンタを動作させる。したがって、イネーブル信号が存在しない場合、すなわち、データがオーバヘッド（OH）のタイミングに当たる場合（V1〜V4バイトのタイミングに当たる場合）には、カウンタ値のカウントが止まる。このカウントがとまっている状態をギャップが発生したという。したがって、書き込み側と読み出し側で、いつカウントがとまるかによって、書き込み側と読み出し側の位相差が変化する。

図１９は、OHギャップが書き込み側に先に発生した場合を、図２０は、OHギャップが読み出し側に先に発生した場合を示している。
図１９において、最初の状態では、ＷＲデータのＷＲアドレスが０から７までカウントされており、ＲＤデータのＲＤアドレスのカウントを、ＷＲアドレスが「４」のときに、始めるようになっている（１）。したがって、このときは、位相比較結果ＰＣは、「４」となる。そして、ＷＲデータ側でV1〜V4のいずれかのバイトが入力され（図１９で、「ｖ」としめされている）、ギャップが生じると、ＷＲアドレスカウンタがいったんとまるので、ＷＲアドレスのカウントが１つ遅れる。しかし、ＲＤデータには、ギャップはまだ生じていないので、ＲＤアドレスカウンタはそのままカウントを続けている。したがって、ＷＲアドレスが「３」のときに、ＲＤアドレスの「０」が来ることになり、位相比較結果ＰＣは、「３」になる。次に、ＲＤデータ側にギャップが生じると、ＲＤアドレスカウンタがいったん止まり、ＲＤアドレスのカウントが１つ遅れる。これにより、ＷＲアドレスが「４」のときに、ＲＤアドレスが「０」という、もとの状態に復帰する。したがって、書き込み側に先にギャップが生じると、位相比較結果が「３」と「４」を行ったり来たりするようになる。

図２０において、最初の状態では、ＷＲデータのＷＲアドレスが０から７までカウントされており、ＲＤデータのＲＤアドレスのカウントを、ＷＲアドレスが「４」のときに、始めるようになっている（１）。したがって、このときは、位相比較結果ＰＣは、「４」となる。そして、ＲＤデータ側でV1〜V4のいずれかのバイトが現れ（図２０で、「ｖ」としめされている）、ギャップが生じると、ＲＤアドレスカウンタがいったんとまるので、ＲＤアドレスのカウントが１つ遅れる。しかし、ＷＲデータには、ギャップはまだ生じていないので、ＷＲアドレスカウンタはそのままカウントを続けている。したがって、ＷＲアドレスが「５」のときに、ＲＤアドレスの「０」が来ることになり、位相比較結果ＰＣは、「５」になる。次に、ＷＲデータ側にギャップが生じると、ＷＲアドレスカウンタがいったん止まり、ＷＲアドレスのカウントが１つ遅れる。これにより、ＷＲアドレスが「４」のときに、ＲＤアドレスが「０」という、もとの状態に復帰する。したがって、読み出し側に先にギャップが生じると、位相比較結果が「５」と「４」を行ったり来たりするようになる。

このように、ポインタ回路は電源投入時位相差が4の位置に初期化されるように設定されていると、その状態から、OHのギャップがWR側に先に発生した場合は、3<->4で動作し、RD側が先に発生した場合は、4<->5で動作することになる。

同一装置に於いて、現用と予備の実装の時間については制約が存在せず、従って、現用と予備のポインタ回路の電源投入タイミングは完全に独立している。したがって、実装時の現用と予備のポインタ回路の電源投入タイミングの関係により、現用と予備側でポインタ部の通常領域で一方が、3<->4、他方が4<->5の動作をすることがありうることになる。

このように、現用、予備間で異なった動作をしている際に書き込み側において、一方のみにおいて、位相差がINC領域もしくはDEC領域に入ったことよるポインタ値の更新が行われると、スタッフィングが起こり、ポインタ値が新たに更新され、現用・予備間でポインタ値が異なってしまうことになる。

図２１及び図２２は、現用側と予備側で異なる位相で動作している場合の問題を説明する図である。
図２１が書き込み側にIncrement指示が来て、VTSF(Active：現用)側のみRD-INC(Increment)が発生した例であり、図２２は書き込み側にDecrement指示が来てVTSF(Standby：予備)のみRD-DEC(Decrement)が発生した例を示している。

図２１において、現用側VTSFにおいては、ＷＲアドレスとＲＤアドレスの位相差が「３」と「４」を行き来するように動作し、予備側VTSFにおいては、ＷＲアドレスとＲＤアドレスの位相差が「４」と「５」を行き来するように動作しているとする。そこで、書き込み側にインクリメント指示が来ると、予備側VTSFにおいては、ＷＲアドレスとＲＤアドレスの位相差が「３」と「４」を行き来するようになる。一方、現用側VTSFでは、ＷＲアドレスとＲＤアドレスの位相差が「２」と「３」を行き来するようなる。しかし、位相差が「２」となる場合は、INC領域に入ってしまうので、読み出し側アドレスカウンタをインクリメントする動作が行われる。すなわち、スタッフィングが起こって、ポインタ値が変化してしまう。このようにして、現用側と予備側のポインタ値が変わってしまう。

図２２において、現用側VTSFにおいては、ＷＲアドレスとＲＤアドレスの位相差が「３」と「４」を行き来するように動作し、予備側VTSFにおいては、ＷＲアドレスとＲＤアドレスの位相差が「４」と「５」を行き来するように動作しているとする。そこで、書き込み側にデクリメント指示が来ると、現用側VTSFにおいては、ＷＲアドレスとＲＤアドレスの位相差が「４」と「５」を行き来するようになる。一方、予備側VTSFでは、ＷＲアドレスとＲＤアドレスの位相差が「５」と「６」を行き来するようなる。しかし、位相差が「６」となる場合は、DEC領域に入ってしまうので、読み出し側アドレスカウンタをデクリメントする動作が行われる。すなわち、スタッフィングが起こって、ポインタ値が変化してしまう。このようにして、現用側と予備側のポインタ値が変わってしまう。

図２３は、現用・予備間のポインタ値が異なってしまう2つ目の要因を説明する図である。
ポインタ回路は、書き込み（ＷＲ）側と読み出し（ＲＤ）側の位相衝突を防ぐために、ＷＲアドレス、ＲＤアドレスの比較を行い、この位相差が所定のINC領域もしくはDEC領域に至った際、ポインタ処理を行い、位相差を通常領域に戻す動作を行う。ＷＲ側に到達するデータはSTS Switch Fabricから転送されるデータであり、配線やデバイスの遅延差により、ＷＲ側位相が現用・予備間でずれてしまう可能がでてくる。このようにＷＲ側位相がずれることはINC/DEC領域到達する時間が異なる可能性があり、現用・予備間でのポインタ値が異なってしまう要因となる。

図２３に示されるように、現用側VTSFのVTポインタ回路には、遅延時間がΔＴ_１のＤＡＴＡ１が入力され、予備側VTSFのVTポインタ回路には、遅延時間がΔＴ_２のＤＡＴＡ２が入力されるとする。このΔＴ_１とΔＴ_２の値が異なると、ＤＡＴＡ１とＤＡＴＡ２の位相に違いが出るため、現用側VTポインタ回路と予備側VTポインタ回路とでポインタ処理が異なる場合が生じ、したがって、現用側と予備側でポインタ値が異なってしまうことが生じる。

図２４及び図２５は、現用・予備間のポインタ値が異なってしまう3つ目の要因を説明する図である。
ＳＯＮＥＴ装置では、STS Switch Fabricでのクロスコネクトを実現するために、各インターフェースに対して8kHzのタイミングパルスがSTS Switch Fabricより分配される。VT Switch FabricでのVTポインタ回路はVTフレーム構造が2KHz マルチフレーム構造であるため、8kHzタイミングパルスより2kHzタイミングパルスを生成する。この時、2kHzタイミングパルス生成開始基準は、現用側、予備側で独立のため、開始位置が異なる場合が存在する。これにより、VTポインタ回路のメモリから読み出されたデータが必ずしも送信側タイミングに対して同一タイミングにならず、ポインタ値が異なる要因となってしまう。

8kHzタイミングパルスから2kHzタイミングパルスを生成する場合、1/4分周器を用いる。この際、分周の開始タイミングがずれることにより、図２５のように、3種類の2kHzタイミングが生成される。このズレが現用・予備間に発生すると、入力のV5バイトのタイミングは同じであるのに、２ｋHzタイミングパルスに対して、V5バイトのタイミングまでの時間距離が異なることが生じる。従って、V5バイトまでの距離を指定するポインタ値のズレが発生する。

これらの3つの要因より、現用VT Switch Fabricから予備用VT Switch Fabricへ切り替えが行われた際、次段の装置に対して、急に変化したポインタ値を与えてしまう。通常、ポインタ受信回路はTelcordiaのGR-253-COREに規定するPointer Action Ruleに従い製造されているので、このようなポインタ値の急変についてACT-Pointer値(受信ポインタ回路が受信ポインタ値と認識している値)が追従しないようになっている。

図２６〜図２８は、ACT-Pointer値の変更動作を説明する図である。
図２６〜図２８は、ポインタ値変更に関するRuleである。ポインタ値を変更するにはNDF(New Data Flag)状態になっているか（図２６）、I-bit, D-bit反転によるStuff制御を持って変更される（図２７、図２８）。前述の原因で現用・予備間でポインタ値が異なると、その切り替えが発生した際、図２６〜図２８の条件を満たすことができず、次段のＳＯＮＥＴ装置が、ポインタ値の急変に一定期間追従できなくなり、回線エラーが発生する。

従って、現用から予備への切り替えで発生したポインタ値の急変に対して次段のＳＯＮＥＴ装置が再追従するまでの期間、VTペイロードエラーが発生(回線のヒット)してしまうことになる。

本発明の課題は、現用側と予備側に配置されたポインタ回路より出力されるポインタ値を常に一致させることにより、現用VT Switch Fabricから予備用VT Switch Fabricへ切り替えを実施した際のポインタ値急変を防ぎ、次段装置でのエラー発生を防ぐことのできる無瞬断切り替え装置を提供することである。

本発明の一つの態様に係る無瞬断切り替え装置は、同期通信ネットワークのデータフレームを処理する、冗長化されたネットワーク装置における無瞬断切替え装置であって、該データフレームに収容されるサブフレームに含まれるペイロードの開始位置を示すポインタを処理する第１のポインタ処理手段と、該サブフレームに含まれるペイロードの開始位置を示すポインタを処理する、該第１のポインタ処理手段の予備装置としての第２のポインタ処理手段と、該ポインタを処理するために使用する、データのメモリへの書き込み、及び、読み出しアドレス値を該第１のポインタ処理手段から該第２のポインタ処理手段へ転送する転送手段とを備え、該第２のポインタ処理手段は、該第１のポインタ処理手段から送られてきた書き込み、及び、読み出しアドレス値を用いてポインタを処理することを特徴とする。

本発明により、利用者側のネットワークアプリケーションに合わせ実装・未実装ができる形態の代表例である、ポインタ回路とクロスコネクト回路を搭載したSwitch Fabricの出力信号のポインタ値を現用・予備間で合わせることが可能となり、保守運用に於けるVT Switch Fabricの無瞬断切り替えが可能になる。

図１は、本発明の実施形態の、オーバヘッドギャップに起因する問題を解決するための基本構成図である。
VTポインタ回路に於ける現用側への入力V4バイトの次のデータのＷＲアドレスを予備側へ転送し、予備側ではそれをV2バイトの次のバイトタイミングで取り込み、合わせて、現用側での出力V4バイトの次のデータのＲＤアドレスを予備側へ転送し、予備側ではそれをV2バイトの次のバイトタイミングで取り込むことにより、現用側と予備側のポインタ回路の動作を合わせることが可能になる。

この際、予備側でのV2バイトの次のバイトのタイミングは、現用側でのV4バイトの次のバイトタイミングより、カウント値がペイロード長だけ進んでいる事になるので、実際の書き込み値は、必ずしも現用から送られてきたカウント値と同じではないので、offset補正を行う。このoffset補正値をNとした場合、Nはポインタ回路のメモリの段数に依存し、N=ペイロード長-メモリ段数*m ( mは、メモリ１段をデータが通過する間にアドレスカウンタが回転する回数)で表すことができる。

図１の構成により、現用・予備間のポインタ値を合わせることが可能になる。現用・予備間でポインタ値が合う状態では、図２１及び図２２で説明したような状態にはならず、図１９及び図２０でのOHギャップでの動作をあわせることが可能になる。

図１において、現用側VTポインタ回路４０では、書き込み（ＷＲ）クロックがＷＲスーパーフレームカウンタ４２に入力される。ＷＲスーパーフレームカウンタ４２は、スーパーフレームタイミングをカウントし、ＷＲアドレスカウンタ４３にカウントイネーブル信号を与える。また、ＷＲスーパーフレームカウンタ４２は、V4バイトのタイミングを抽出し、これを保持回路４４に与える。ＷＲクロックは、ＷＲアドレスカウンタ４３に入力され、ＷＲアドレスカウンタ４３は、イネーブル信号に従って、アドレスをカウントする。このアドレスは、保持回路４４に入力されると共に、メモリ４５に与えられる。メモリ４５には、この書き込みアドレスに基づいて、書き込みデータの書き込みが行われる。

また、読み出し（ＲＤ）クロックがＲＤスーパーフレームカウンタ４９に入力される。ＲＤスーパーフレームカウンタ４９は、フレームタイミングをカウントし、ＲＤアドレスカウンタ４８にカウントイネーブル信号を与える。また、ＲＤスーパーフレームカウンタ４９は、V4バイトのタイミングを抽出し、これを保持回路４７に与える。ＲＤクロックは、ＲＤアドレスカウンタ４８に入力され、ＲＤアドレスカウンタ４８は、イネーブル信号に従って、アドレスをカウントする。このアドレスは、保持回路４７に入力されると共に、メモリ４５に与えられる。メモリ４５には、この読み出しアドレスに基づいて、読み出しデータの読み出しを行う。

位相比較器４６では、書き込み側と読み出し側のアドレスの位相を比較し、一定の位相差が保たれるようにＲＤアドレスカウンタ４８を制御する。
保持回路４４は、ＷＲアドレスカウンタ４３から入力されるアドレスのうち、V4バイトタイミングに一致したアドレスを保持し、マルチプレクサ５０に入力する。保持回路４７は、ＲＤアドレスカウンタ４８から入力されるアドレスのうち、V4バイトタイミングに一致したアドレスを保持し、マルチプレクサ５０に入力する。

マルチプレクサ５０は、書き込み側のV4バイトタイミングに対応する書き込みアドレスと、読み出し側のV4バイトタイミングに対応する読み出しアドレスを所定のデータフォーマットにマッピングして、予備側のVTポインタ回路４１に送る。

予備側のVTポインタ回路４１のデマルチプレクサ５９では、現用側から送られてきたV4バイトタイミングの書き込みアドレスをオフセットカウンタ５４に、読み込みアドレスをオフセットカウンタ５８に設定する。ＷＲスーパーフレームカウンタ５１は、ＷＲクロックを入力として、スーパーフレームタイミングをカウントし、ＷＲアドレスカウンタ５２に入力する。ＷＲアドレスカウンタ５２は、書き込みアドレスをカウントし、メモリ５３に与えて、ＷＲデータを書き込ませる。また、ＷＲアドレスカウンタ５２には、V2バイトタイミングが入力され、オフセットカウンタ５４から、現用側から得たV4バイトタイミングの書き込みアドレスにオフセット値を加えた値をロードする。これにより、V2バイトタイミングで、ＷＲアドレスの補正値をロードしたことになり、現用側と同じＷＲアドレスを用いることができるようになる。ＲＤスーパーフレームカウンタ５７は、ＲＤクロックを入力として、スーパーフレームタイミングをカウントし、ＲＤアドレスカウンタ５６に入力する。ＲＤアドレスカウンタ５６は、読み出しアドレスをカウントし、メモリ５３に与えて、ＲＤデータを読み出させる。また、ＲＤアドレスカウンタ５６には、V2バイトタイミングが入力され、オフセットカウンタ５８から、現用側から得たV4バイトタイミングの読み出しアドレスにオフセット値を加えた値をロードする。これにより、V2バイトタイミングで、ＲＤアドレスの補正値をロードしたことになり、現用側と同じＲＤアドレスを用いることができるようになる。

位相比較器５５では、書き込み側と読み出し側のアドレスの位相を比較し、一定の位相差が保たれるようにＲＤアドレスカウンタ５６を制御する。
上記動作は、装置が動作している間継続し、現用側と予備側の書き込み、読み出しアドレスが一致している場合には、現用側からのアドレスで予備側のアドレスを上書きし続ける動作となる。

図２は、物理的遅延時間とクロックの分周タイミングの違いに起因する、現用／予備で異なるポインタ値が発生することを解決するための仕組みの構成図である。
ＳＯＮＥＴ装置内では、現用、予備双方に対して、STS-SFから8kHzフレームタイミングクロックが分配されるが、現用側ではこのタイミングクロックを分周して2kHzのVTマルチフレームタイミングクロックを生成する。この現用で生成された2kHzマルチフレームタイミングクロックを予備側へ転送し、それを再生使用する。これにより、現用・予備間のポインタ回路の読み出し側位相を合わせることが可能になる。

さらに、ポインタ回路の入力側位相を合わせるために、この2kHzフレームタイミングにより読み出し可能なメモリを配置する。読み出し位相については、カウンタ値を設定することにより、全ての位相からの読み出しが可能となり、ポインタ回路に対する入力位相を決定することが可能になる。このカウンタ値を予備側へ転送し、再生使用することにより、現用・予備間のポインタ回路への入力位相を合わせることが可能になる 。

尚、本メモリ構成は、SONETフレームのA1先頭位置を基準とした書き込み、読み出しを行うこととし、メモリの段数としては、SONETの１フレームのクロックカウント数を割り切れる整数段数の構成とする。

また、この装置ではSTS Switch Fabricからの8kHz基準タイミングと出力データとの位相が一律的に定義されないことがあるため、それぞれの位相差を検出し、カウンタ値の自動設定を行うことにより、異なる伝播遅延を持ったSTS Switch Fabricに対しても、ポインタ回路に対する入力位相差を一致させる。

入力位相の異なるデータを現用・予備側共通の読み出し位置でメモリから読み出しを行い、同じ位相でVTポインタ回路にデータを入力する。
現用側のVT-SF６０では、入力されたＳＯＮＥＴデータ１から、8kHzタイミングクロックを８ｋＴＰ抽出部６２が抽出する。書き込みアドレスカウンタ６３が書き込みアドレスをカウントし、このアドレスでデータ１をメモリ６４に書き込む。位相比較器６５は、抽出された8kHzタイミングクロックのオフセット値を、読み出しアドレスカウンタ６６に与える。位相比較器６５には、STS-SFから各装置に分配される8kHzタイミングクロックを１／４カウンタ６７で、2kHzに分周したタイミングクロックも入力する。位相比較器６５は、入力される8kHzタイミングクロックと2kHzタイミングクロックの位相比較を行い、位相差がなくなるようにオフセット値を設定する。2kHzタイミングクロックとオフセット値が入力された読み出しアドレスカウンタ６６は、メモリ６４に読み出しアドレスを与え、データを読み出させる。読み出されたデータは、VTポインタ回路４０に書き込みデータとして与えられる。VTポインタ回路４０にも１／４カウンタ６７で分周されて生成された2kHzタイミングクロックが入力され、使用される。

予備側のVT-SF６１では、入力されたＳＯＮＥＴデータ２から、8kHzタイミングクロックを８ｋＴＰ抽出部６８が抽出する。書き込みアドレスカウンタ６９が書き込みアドレスをカウントし、このアドレスでデータ２をメモリ７０に書き込む。位相比較器７１は、抽出された8kHzタイミングクロックのオフセット値を、読み出しアドレスカウンタ６６に与えるが、ここで、セレクタ７２によって、現用側から送られてきたオフセット値との選択が行われる。位相比較器７１には、現用側の１／４カウンタ６７で生成された2kHzタイミングクロックを再生したものも入力する。位相比較器６５は、入力される8kHzタイミングクロックと2kHzタイミングクロックの位相比較を行い、位相差がなくなるようにオフセット値を設定する。2kHzタイミングクロックとオフセット値が入力された読み出しアドレスカウンタ７３は、メモリ７０に読み出しアドレスを与え、データを読み出させる。読み出されたデータは、VTポインタ回路４１に書き込みデータとして与えられる。VTポインタ回路４１にも、現用側からの2kHzタイミングクロックを再生したものが入力され、使用される。

現用側の位相比較器６５のオフセット値が予備側の読み出しアドレスカウンタ７３にセレクタ７２を介して送られる。また、現用側の１／４カウンタ６７で生成された2kHzタイミングクロックが予備側のセレクタ７５を介してカウンタ７４に入力され、再生使用される。

現用側の2kHzタイミングクロックが予備側で再生使用されることにより、2kHzタイミングクロックの位相が現用と予備で一致し、これに起因したポインタ値の現用と予備における違いが解消される。また、現用側のオフセット値を予備側に送ることにより、予備側のメモリ７０からのデータの読み出し位相が現用側のメモリ６４からの読み出し位相と同じになり、VTポインタ回路４０と４１への入力データの遅延差がなくなる。したがって、これに起因したポインタ値の違いの発生も防げることになる。

図２の下段に示されているように、データ１と２は、現用側と予備側の（１）と（２）の位置で、位相差が存在するが、メモリ６４と７０にいったん格納し、読み出しタイミングを合わせることによって、現用側と予備側の（３）と（４）の位置において、位相がそろった信号とすることができる。

図３〜図５は、本発明の実施形態の図１に於ける現用側から予備側へデータを転送する際のデータフォーマットを説明する図である。
VT信号1344ch分（STS信号に載せられるVT信号の最大チャネル数分）のポインタ処理情報を転送する為に、STS-3c×4をバイト多重したSTS12の信号を用いる。STS12のTOH（Transport OverHead）にある、回線接続の状態を示すJ0バイトにラベルをマッピングし、対向側でのReady/Connection Mismatch判定が可能とする。さらに、同じくSTS12のTOHにあるF1#1, D1#1-#12 バイトに2KHzタイミングフラグと読み出しカウンタ値をマッピングし、予備側へ転送する。

また、STS12信号の内、1番先頭のSTS3c信号のペイロード部分の固定位置に送信側読み出しカウンタ（RD-CTR)情報をマッピングし、VT28ch単位にCRC10も合わせてマッピングし、予備側へ転送を行う。最後に、STS12信号の内にある４つのSTS3cフレームの3番目、及び4番目のSTS3cペイロード部分の任意の位置に、受信側書き込みカウンタ（WR-CTR）情報をマッピングする。マッピングに当たってはWR-CTRの他、VT28ch単位でSTSチャンネルナンバー及びCRC10をマッピングし、予備側へ転送する。

図３では、STS-12フレームが示されている。STS-12フレームは、STS-1フレームを１２個多重したフレームであるので、A1バイト等がトランスポートオーバヘッド（TOH）内に１２個ずつ含まれている。しかし、本発明の実施形態では、STS-3cという、STS-1フレーム３つをコンカテネートした信号を単位とするので、STS-12フレームには、STS-3cフレームが４つ含まれることになる。したがって、パスオーバヘッド（POH）には、J1バイト等が４つずつ含まれている。

図４は、STS-12フレームに含まれる１番目のSTS-3cフレームのマッピング方法について説明する図である。
図４にいては、「９−６−４」の最初の数字「９」は、VT信号の１バイトを２８チャネル分含んでいるSTS信号の番号であり、後ろの「６−４」は、１つのSTS信号に含まれるVTのチャネルの番号を示している。「１−１」〜「７−４」までの２８チャネルで、１つのSTS信号を形成する。STS-3c信号は、これを４８個ペイロードに格納する。読み出しアドレスは、図４の下に記載されているように、各VT信号の後ろ４ビットに埋め込む。そして、２８チャネルを単位として、ＣＲＣ１０を付けて、誤りを検出する。誤った２８チャネル単位の信号は、破棄する。

STS-12フレームに含まれる２番目のSTS-3cフレームはリザーブとする。
図５は、STS-12フレームに含まれる３番目と４番目のSTS-3cフレームのマッピング方法について説明する図である。

図５（ａ）に示されるように、STS-3c#3と#4では、ペイロードに３６バイト長のＡＴＭセルを固定マッピングする。STSポインタ値は、「０」とする。セルは、STS単位（VT２８チャネル）で使用する。そして、図５（ｂ）に示されるように、各セルのチャネルバイトの後ろ４ビットに書き込みアドレスを設定する。STS-3c#1のように、VTでフォーマットするのではなく、セルでフォーマットするのは、書き込みアドレスの送信タイミングが外部から来る信号によっているので、どのようなタイミングでこのタイミングが生じるか予測できず、どのようなタイミングであっても迅速に、書き込みアドレスを現用側から予備側に送れるよう、ペイロードをより小さな単位であるセル単位に分割して使用するためである。

図６及び図７は、STS12フレーム生成に関する摸式図である。
RD-CTR（読み出しアドレスカウンタ）値の伝播遅延時間を最小にするため、STS12フレームはVTポインタ回路の送信側V4 バイトの発生タイミングを基準として生成する。すなわち、図６において、主信号が送られてくるタイミングで、現用／予備のユニット間フレーム（STS-12）の生成タイミングを作っているが、V1バイトが送られてきてから３つ目のV4バイトが送られてくるタイミングで、ユニット間フレームであるSTS-3c#1に読み出しカウンタ値をマッピングする。WR-CTR（書き込みアドレスカウンタ）値を決める受信側V4バイトの検出位置は、図７に示されるように、データを搬送する主信号（STS12）の位相関係と無関係になるため、V4バイト検出位置に合わせて、随時、ユニット間フレームであるSTS-3c#3、#4のセルにマッピングする。さらに、図１に示されるように、マルチプレクサ５０には、複数の書き込みアドレスカウンタ値が送られてくるが、この場合、書き込みアドレスカウンタ値がマルチプレクサ５０に到着した順に、セルにマッピングを行うことにより、それぞれの転送時間の最短化を行う。

図８は、ユニット間フレームであるSTS12フレームの受信部に関する構成図である。
予備側では、デマルチプレクサ５９でユニット間フレームであるSTS12フレームを受信する。このとき、予備側において、ＳＯＮＥＴフレーマ８０がフレーム同期外れを検出した際、不正データの取り込みを防止するために、データの取り込みの無効を行う。また、STS12フレームが同期状態にある場合、J0 OHB処理部８４にて、あらかじめ定義したLabel(00~FFhex)に合わせ、ＳＯＮＥＴ回線のReady あるいは Connection Mismatchを判定し、これらの状態の際、情報取り込無効を行う。STS12フレームのペイロードにマッピングされている情報を取り込む場合、STS12フレームでのデータ搬送中にBit誤りが発生する場合がある。この場合に、誤った情報を取り込むことを防ぐために、各CRC10の演算を行い、誤り検出時にはデータ取り込みの無効を行う。

SONETフレーマ８０にて、入力STS12信号のA1、A2バイトを受信し、フレーム同期を行う。フレーム同期外れ状態の場合、OOF（Out Of Frame）決定部８２でAIS-P並びに J0 バイトをマスクするInvalid Flagを生成する。すなわち、SONETフレーマ８０で信号が同期していると判断された場合には、TOH抽出部８３で、J0バイトを抽出し、J0 OHB処理部８４で、J0バイトに基づいた誤りの検出を行う。OOF決定部８２やJO OHB処理部８４で同期はずれであるとか誤りがあると判断された場合には、AIS処理部８１で、ペイロードをすべて「１」で埋めて、後のCRC10処理部８６でエラーデータとして処理されるように設定する。

CRC10処理部８６では、SONET信号のペイロード部にマッピングされているデータのCRC10演算を行い誤りと診断された場合、DATA MASK処理を行う。すなわち、DATA MASK処理部８５において、誤りデータを破棄する。

図９〜図１１は、現用側から予備側への2kHzタイミングの送付と予備側での2kHzタイミングクロックの再生方法について説明する図である。
図９及び図１０は、2kHzタイミングの取り込み方法について説明する図である。図９に示されるように、STS12フレームをSONETフレーマ８０とTOH抽出部８３より抽出されたF1#1バイトの値をそれぞれ連続したマルチフレームについて検出し、連続した複数回（図では３回）の一致で2kHzタイミングを取り込み、その情報を元に、予備側の装置は、自ユニットへの各カウンタへ2kHzタイミングのロードを行う。F1#1受信保護部９０は、F1#1バイトが検出された回数を計数している。F1#1バイトが連続して、たとえば、３回受信されると、F1#1バイトのタイミングをＡＮＤ回路９１に出力する。ＡＮＤ回路９１には、8kHz基準タイミングも入力されており、F1#1バイトのタイミングと8kHz基準タイミングが一致すると、2kカウンタ９２にカウント開始のタイミングをロードする。

図１０では、各信号のタイミングを示している。図１０において、Ａの信号は、現用側の2kHzタイミングクロック信号であり、Ｂの信号は、現用側の8kHzタイミングクロックである。信号Ａに示されるように、現用側で2kHzタイミングクロックのパルスが発生すると、信号Ｂの8kHzタイミングに同期して（タイミングａ）、ユニット間フレームのF1#1バイトにフラグが立てられる。このF1#1バイトに立てられたフラグが予備側で、受信される（信号（１）のタイミングｂ）。F1#1バイトに立てられたフラグが３回連続して予備側で受信されると、信号（２）のように、F1#1バイトのタイミングが生成される。これと信号（３）の予備側での8kHzタイミングとのＡＮＤが取られ、信号（４）のように、予備側に、現用側と同期した2kHzタイミングクロックが生成される。

図１１は、予備側の2kHzタイミングのロードタイミングについて説明する図である。
2kHzのタイミングフラグとして、図１１に示すように生成側（現用側）のV4バイトのタイミングがタイミングフラグとして搬送されてくるので、このタイミングフラグをラッチし、STS Switch Fabricより入力される8kHzタイミングでロードすることにより予備側2kHzタイミングを再生する。

図１２は、ポインタ回路への入力データの位相を一致させる構成について説明する図である。なお、同図においては、図２と同じ構成要素には、同じ参照符号を付して、説明を省略する。

メモリ６４とメモリ７０の読み出し位相を一致させるために、D1#1〜D1#12バイトの3回連続一致処理を行い、そこより得られた、ＲＤアドレスカウンタ６６のカウンタロード値を、予備側のＲＤアドレスカウンタ７３へ送ってロードし、現用・予備側のポインタ回路に対する入力データの位相を一致させることが可能になる。

マルチプレクサ９７は、ＲＤアドレスカウンタ６６のカウンタ値を現用側と予備側のユニット間フレームのD1#1-#12バイトにマッピングし、これをデマルチプレクサ９８に送る。デマルチプレクサ９８では、D1#1-#12バイトを、３回一致処理の後抽出し、これらのバイトから得られたカウンタ値をＲＤアドレスカウンタ７３にロードする。

現用／予備セレクタ９５と９６は、どちらの装置が現用側として機能し、どちらの装置が予備側として機能するかを切り替えるものである。すなわち、現用装置と予備装置が切り替えられた場合には、現在現用側として機能している装置から予備側として機能している装置へＲＤアドレスカウンタのカウンタ値がロードされる。つまり、装置９７が現用側として機能している場合には、ＲＤアドレスカウンタ６６のカウンタ値がＲＤアドレスカウンタ７３にロードされるが、装置９８が現用側として機能している場合には、ＲＤアドレスカウンタ７３のカウンタ値がＲＤアドレスカウンタ６６にロードされる。これを現用／予備セレクタ９５、９６で切り替える。したがって、マルチプレクサ９７は、実際には、デマルチプレクサの機能も有しており、デマルチプレクサ９８は、マルチプレクサ９７の機能も有している。

このことは、図１２についてのみ言えることではなく、図１や図２においても適用されるものである。つまり、現用側と予備側とが切り替えられれば、新たに現用側となった装置から新たに予備側となった装置にカウンタ値や2kHzタイミングクロックが送られる。これは、現用側装置と予備側装置を対称的に構成すれば容易に実現できる。

図１３は、本発明の実施形態の原理を総括する図である。なお、同図において、図１６と同じ構成には同じ参照符号を付して、説明を省略する。
図１６と比べて本発明の実施形態においては、VTポインタブロック１７、２０間 に情報転送用の接続が追加されている。装置制御装置１００が制御する、STS Switch Fabric１２、１３に搭載されているセレクタ１６、１９、２２、２３の選択制御に合わせて、VT switch Fabric１４、１５がそれぞれ、自身が現用装置となるか予備装置となるかの情報を得る。この情報を元に、各々VT Switch Fabric１４、１５が、自身が現用か予備かを判断し、予備の場合のみ、現用側VTポインタブロック１７からの情報を元にVTポインタ値を合わせる制御を行う。

一度、ポインタ動作があってしまえば、その後出力されるポインタ値は一致し続けるので、予備側のVT Switch Fabricはいつでも、現用への切り替えが可能な状態になる。尚、切り替え後、切り替え前に現用側装置として設定されていたユニットは、装置制御装置１００より、予備側装置として制御され、現用VTポインタブロックからの情報を元に VTポインタ値を合わせる制御を行う。

(付記１）
同期通信ネットワークのデータフレームを処理する、冗長化されたネットワーク装置における無瞬断切り替え装置であって、
該データフレームに収容されるサブフレームに含まれるペイロードの開始位置を示すポインタを処理する第１のポインタ処理手段と、
該サブフレームに含まれるペイロードの開始位置を示すポインタを処理する、該第１のポインタ処理手段の予備装置としての第２のポインタ処理手段と、
該ポインタを処理するために使用する、データのメモリへの書き込み、及び、読み出しアドレス値を該第１のポインタ処理手段から該第２のポインタ処理手段へ転送する転送手段と、
を備え、
該第２のポインタ処理手段は、該第１のポインタ処理手段から送られてきた書き込み、及び、読み出しアドレス値を用いてポインタを処理することを特徴とする無瞬断切り替え装置。

(付記２)
前記第１のポインタ処理手段への入力データの位相を調整するための第１のメモリ手段と、
前記第２のポインタ処理手段への入力データの位相を調整するための第２のメモリ手段と、
該第１のメモリ手段の読み出しアドレスと書き込みアドレスの位相差を該第２のメモリ手段の書き込みアドレスに適用して得られた読み出しアドレスを用いて、該第１のメモリ手段からのデータの読み出しと同位相で該第２のメモリ手段からのデータの読み出しを行わせる制御手段と
を備えることを特徴とする付記１に記載の無瞬断切り替え装置。

（付記３）
前記第１のポインタ処理手段を駆動するための、共通の高周波タイミングクロックから第１のタイミングクロックを生成するクロック生成手段と、
該クロック生成手段で生成された第１のタイミングクロックから、前記第２のポインタ処理手段を駆動するための、該第１のタイミングクロックと位相が一致した第２のタイミングクロックを再生するクロック再生手段と、
を備え、
該第１のポインタ手段を該第１のタイミングクロックで、該第２のポインタ手段を該第２のタイミングクロックで駆動することにより、該第１のポインタ手段と該第２のポインタ手段を同位相のタイミングクロックで駆動させることを特徴とする付記１に記載の無瞬断切り替え装置。

(付記４)
前記同期通信ネットワークは、ＳＯＮＥＴであることを特徴とする付記１に記載の無瞬断切り替え装置。

(付記５)
前記サブフレームは、ＶＴフレームであることを特徴とする付記４に記載の無瞬断切り替え装置。

(付記６）
前記第１及び第２のポインタ処理回路は、ＶＴポインタ回路であることを特徴とする付記５に記載の無瞬断切り替え装置。

（付記７）
前記第１のポインタ処理手段への入力データのＶ４バイトの次のデータの書き込み、及び、読み出しアドレスを前記第２のポインタ処理手段へ転送し、該第２のポインタ処理手段は、これを次のサブフレームのＶ２バイトのタイミングで取り込むことを特徴とする付記６に記載の無瞬断切り替え装置。

（付記８）
前記Ｖ２バイトのタイミングで取り込まれるアドレスの値には、オフセット値が加算されることを特徴とする付記７に記載の無瞬断切り替え装置。

（付記９）
前記オフセット値は、（サブフレームのペイロード長）−（メモリの段数）×（メモリ１段をデータが通過する際に計数されるアドレス値）で与えられることを特徴とする付記８に記載の無瞬断切り替え装置。

（付記１０）
前記転送手段は、ＳＯＮＥＴのＳＴＳ−３ｃフレームをバイト多重したＳＴＳ−１２信号を使って、アドレス値を転送することを特徴とする付記１、２、または、３に記載の無瞬断切り替え装置。

（付記１１）
前記ＳＴＳ−１２信号の受信に際し、フレームの同期はずれが起きた場合には、受信した信号を無効化することを特徴とする付記１０に記載の無瞬断切り替え装置。

（付記１２）
前記ＳＴＳ−１２信号のトランスポートオーバヘッドに含まれるＪ０バイトにラベルをマッピングし、送受信側での通信回線のReady/Connection Mismatch判定を可能にすることを特徴とする付記１０に記載の無瞬断切り替え装置。

（付記１３）
前記高周波タイミングクロックは８ｋＨｚタイミングクロックであり、前記第１及び第２のタイミングクロックは、２ｋＨｚタイミングクロックであり、
ＳＴＳ−１２のトランスポートオーバヘッドのＦ１＃１バイトに２ｋＨｚタイミングフラグをマッピングし、
該２ｋＨｚタイミングフラグの検出により、該第１のタイミングクロックから該第２のタイミングクロックを再生することを特徴とする付記１０に記載の無瞬断切り替え装置。

（付記１４）
ＳＴＳ−１２信号のうち、１番先頭のＳＴＳ−３ｃフレームのペイロードの固定位置に前記第１のポインタ処理手段の読み出しアドレス値をマッピングし、２８チャネルのＶＴ信号を単位にして、該マッピングされたアドレス値の誤り訂正符号を該アドレス値と共にマッピングすることを特徴とする付記１０に記載の無瞬断切り替え装置。

（付記１５）
ＳＴＳ−１２信号のうち、３番目と４番目のＳＴＳ−３ｃフレームのペイロードにＡＴＭセルをマッピングし、該ＡＴＭセル内部に、前記第１のポインタ処理手段の書き込みアドレス値をマッピングすることを特徴とする付記１０に記載の無瞬断切り替え装置。

（付記１６）
前記制御手段は、前記第２のメモリ手段からのデータ読み出しタイミングに関する情報をＳＴＳ−１２信号のトランスポートオーバヘッドのＤ１＃１〜Ｄ１＃１２バイトにマッピングして、前記第１のメモリ手段から前記第２のメモリ手段へと転送することを特徴とする付記１０に記載の無瞬断切り替え装置。

本発明の実施形態の、オーバヘッドギャップに起因する問題を解決するための基本構成図である。 物理的遅延時間とクロックの分周タイミングの違いに起因する、現用／予備で異なるポインタ値が発生することを解決するための仕組みの構成図である。 本発明の実施形態の図１に於ける現用側から予備側へデータを転送する際のデータフォーマットを説明する図（その１）である。 本発明の実施形態の図１に於ける現用側から予備側へデータを転送する際のデータフォーマットを説明する図（その２）である。 本発明の実施形態の図１に於ける現用側から予備側へデータを転送する際のデータフォーマットを説明する図（その３）である。 STS12フレーム生成に関する摸式図（その１）である。 STS12フレーム生成に関する摸式図（その２）である。 ユニット間フレームであるSTS12フレームの受信部に関する構成図である。 現用側から予備側への2kHzタイミングの送付と予備側での2kHzタイミングクロックの再生方法について説明する図（その１）である。 現用側から予備側への2kHzタイミングの送付と予備側での2kHzタイミングクロックの再生方法について説明する図（その２）である。 現用側から予備側への2kHzタイミングの送付と予備側での2kHzタイミングクロックの再生方法について説明する図（その３）である。 ポインタ回路への入力データの位相を一致させる構成について説明する図である。 本発明の実施形態の原理を総括する図である。 SONETシステムにおけるSTS-1フレームの構成を示す図である。 VTポインタを説明する図である。 VTポインタ回路とクロスコネクト回路を搭載したSwitch Fabricを示す図である。 VTポインタ回路をインターフェース装置内に設けた構成のSwitch Fabricを示す図である。 VTポインタ回路の基本構成図である。 電源投入基準でのOHギャップ発生時の動作を説明する図（その１）である。 電源投入基準でのOHギャップ発生時の動作を説明する図（その２）である。 現用側と予備側で異なる位相で動作している場合の問題を説明する図（その１）である。 現用側と予備側で異なる位相で動作している場合の問題を説明する図（その２）である。 現用・予備間のポインタ値が異なってしまう2つ目の要因を説明する図である。 現用・予備間のポインタ値が異なってしまう3つ目の要因を説明する図（その１）である。 現用・予備間のポインタ値が異なってしまう3つ目の要因を説明する図（その２）である。 ACT-Pointer値の変更動作を説明する図（その１）である。 ACT-Pointer値の変更動作を説明する図（その２）である。 ACT-Pointer値の変更動作を説明する図（その３）である。

符号の説明

４０ VTポインタ回路（現用）
４１ VTポインタ回路（予備）
４２、５１ ＷＲスーパーフレームカウンタ
４３、５２ ＷＲアドレスカウンタ
４４、４７保持回路
４５、５３ メモリ
４６、５５ 位相比較器
４８、５６ ＲＤアドレスカウンタ
４９、５７ ＲＤスーパーフレームカウンタ
５０ マルチプレクサ
５４、５８ オフセットカウンタ
５９ デマルチプレクサ
６０ VT-SF（現用）
６１ VT-SF（予備）
６２、６８ 8K TP 抽出部
６３、６９ 書き込みアドレスカウンタ（Write Address Counter）
６４、７０ メモリ
６５、７１ 位相比較器
６６、７３ 読み出しアドレスカウンタ（Read Address Counter）
６７ 1/4カウンタ
７２ セレクタ
７４ カウンタ
７５ セレクタ

Claims (5)

1. 同期通信ネットワークのデータフレームを処理する、冗長化されたネットワーク装置における無瞬断切替え装置であって、
   該データフレームに収容されるサブフレームに含まれるペイロードの開始位置を示すポインタを処理する第１のポインタ処理手段と、
   該サブフレームに含まれるペイロードの開始位置を示すポインタを処理する、該第１のポインタ処理手段の予備装置としての第２のポインタ処理手段と、
   該ポインタを処理するために使用する、データのメモリへの書き込み、及び、読み出しアドレス値を該第１のポインタ処理手段から該第２のポインタ処理手段へ転送する転送手段と、
   を備え、
   該第２のポインタ処理手段は、該第１のポインタ処理手段から送られてきた書き込み、及び、読み出しアドレス値を用いてポインタを処理することを特徴とする無瞬断切り替え装置。
2. 前記第１のポインタ処理手段への入力データの位相を調整するための第１のメモリ手段と、
   前記第２のポインタ処理手段への入力データの位相を調整するための第２のメモリ手段と、
   該第１のメモリ手段の読み出しアドレスと書き込みアドレスの位相差を該第２のメモリ手段の書き込みアドレスに適用して得られた読み出しアドレスを用いて、該第１のメモリ手段からのデータの読み出しと同位相で該第２のメモリ手段からのデータの読み出しを行わせる制御手段と
   を備えることを特徴とする請求項１に記載の無瞬断切り替え装置。
3. 前記第１のポインタ処理手段を駆動するための、共通の高周波タイミングクロックから第１のタイミングクロックを生成するクロック生成手段と、
   該クロック生成手段で生成された第１のタイミングクロックから、前記第２のポインタ処理手段を駆動するための、該第１のタイミングクロックと位相が一致した第２のタイミングクロックを再生するクロック再生手段と、
   を備え、
   該第１のポインタ手段を該第１のタイミングクロックで、該第２のポインタ手段を該第２のタイミングクロックで駆動することにより、該第１のポインタ手段と該第２のポインタ手段を同位相のタイミングクロックで駆動させることを特徴とする請求項１に記載の無瞬断切り替え装置。
4. 前記同期通信ネットワークは、ＳＯＮＥＴであることを特徴とする請求項１に記載の無瞬断切り替え装置。
5. 前記サブフレームは、ＶＴフレームであることを特徴とする請求項４に記載の無瞬断切替え装置。