JP2007068344A

JP2007068344A - モータ速度制御集積回路

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Publication number: JP2007068344A
Application number: JP2005252214A
Authority: JP
Inventors: Kouichirou Ougino; 広一郎扇野; Takashi Harashima; 崇原島
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-08-31
Filing date: 2005-08-31
Publication date: 2007-03-15
Anticipated expiration: 2025-08-31
Also published as: US20070047928A1; CN100413204C; JP4746942B2; US7301294B2; KR100719011B1; CN1925307A; TW200709552A; TWI304677B; KR20070046220A

Abstract

【課題】モータの速度指令信号の入力種別に対する汎用性を向上させたモータ速度制御集積回路を提供する。
【解決手段】モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御するモータ速度制御集積回路において、前記モータの回転速度をアナログ量で指令するアナログ速度指令信号を入力対象とする第１の入力端子と、前記モータの回転速度をデジタル量で指令するデジタル速度指令信号を入力対象とする第２の入力端子と、前記アナログ速度指令信号及び／又は前記デジタル速度指令信号に応じた基準電圧を生成する基準電圧回路と、前記モータの実際の回転速度に応じた速度電圧と前記基準電圧とを比較する比較回路と、前記比較回路における比較結果に基づいて、前記駆動コイルに流れる電流量を制御するための制御信号を生成出力する制御信号生成回路と、を有する。
【選択図】図１

Description

本発明は、モータ速度制御集積回路に関する。

各種電子機器は、その電子機器が動作する際に熱を発生する発熱体を有しており、この発熱体を冷却するためにファンモータを設けるのが一般的である。例えば、パソコンやサーバー等では、ＣＰＵの動作周波数が年々高速化の一途をたどっており、また、それに伴ってＣＰＵの発熱量が大きくなっている。このため、パソコンやサーバー等では、ＣＰＵを冷却するためのファンモータと、そのファンモータを駆動するモータ駆動回路と、が通常設けられている。

尚、ファンモータの速度制御方式としては、例えば、図１０に示すように、ＰＷＭ駆動方式と組み合わせた速度サーボ制御方式が提案されている（例えば、以下の特許文献１を参照）。詳述すると、モータ１のパルスジェネレータＰＧから得られた回転速度検出信号と、マイコンやＤＳＰ等の外部装置から設定された回転数設定信号とに基づき、速度指令回路３において加速又は減速を指令する速度指令信号を生成出力するとともに、その速度指令信号を積分回路５において積分する。コンパレータ９では、三角波発生回路７において発生する三角波信号と、積分回路５において積分された速度指令信号とを比較して、その比較結果としてのＰＷＭ（Pulse Width Modulation）信号を発生する。モータ駆動回路１１は、コンパレータ９からのＰＷＭ信号に基づいて、そのＰＷＭ信号のデューティ比に応じた電流量をモータ１の駆動コイルに流すことで、モータ１の回転速度を制御する。また、モータ１のステータにはホール素子１３が配設されており、モータ駆動回路１１は、ホール素子１３からのロータの検出位置を示すホール素子出力に基づいて、駆動コイルに流れる電流の向きを切り替えることで、モータ１の回転方向を制御する。

また、ファンモータのその他の速度制御方式としては、例えば、図１１に示すように、サーミスタを利用した技術が提案されている（例えば、以下の特許文献２を参照）。詳述すると、電子機器が重負荷で動作して温度が高くなった場合、冷却用のファンモータは全速で動作するが、以後軽負荷に切り替わって温度が低くなった場合であっても、ファンモータは、通常、全速のまま動作し続けるため、無駄な電力を消費する。そこで、サーミスタＲＴＨによって温度変化を監視させるとともに、その温度変化に応じて抵抗ＲとサーミスタＲＴＨによる電源電圧の分圧電圧ＶＴＨが調整される。モータ駆動回路２０は、分圧電圧ＶＴＨと三角波信号（不図示）とを比較して、その比較結果としてＰＷＭ信号を生成してトランジスタＴＲへと出力する。この結果、トランジスタＴＲのオン・オフ期間は、モータ駆動回路２０からのＰＷＭ信号のデューティ比によって変化する。そして、トランジスタＴＲのオン・オフ期間が変化することで、ファンモータの駆動コイルに流れる電流量が調整され、ひいては、ファンモータの回転速度が制御される。例えば、電子機器が重負荷によって温度が高くなった場合、サーミスタＲＴＨの抵抗や分圧電圧ＶＴＨが低くなり、ファンモータの回転速度を速くさせる。一方、電子機器が軽負荷によって温度が低くなった場合、サーミスタＲＴＨの抵抗や分圧電圧ＶＴＨが高くなり、ファンモータの回転速度を遅くさせる。
特開２００３−２０４６９２号公報特開２００５−８０５００号公報

図１０や図１１に示したように、電子機器メーカー側の利用形態に応じて、ファンモータの速度制御には種々の方式が採用されうる。このため、モータを駆動するモータ駆動回路以外のロジックに関しては、汎用マイコンを利用してそのファームウェアの変更で対応したり、若しくは、ディスクリートで回路設計をして対応する等、その仕様に応じて個々に対応する必要が生じてしまい、極めて煩雑であった。

前記課題を解決するための主たる発明は、モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御するモータ速度制御集積回路において、前記モータの回転速度をアナログ量で指令するアナログ速度指令信号を入力対象とする第１の入力端子と、前記モータの回転速度をデジタル量で指令するデジタル速度指令信号を入力対象とする第２の入力端子と、前記アナログ速度指令信号及び／又は前記デジタル速度指令信号に応じた基準電圧を生成する基準電圧回路と、前記モータの実際の回転速度に応じた速度電圧と前記基準電圧とを比較する比較回路と、前記比較回路における比較結果に基づいて、前記駆動コイルに流れる電流量を制御するための制御信号を生成出力する制御信号生成回路と、を有することとする。

本発明によれば、モータの速度指令信号の入力種別に対する汎用性を向上させた、モータ速度制御集積回路を提供することができる。

＜モータ速度制御システムの構成＞
図２〜図７を適宜参照しつつ、図１をもとに、本発明に係るモータ速度制御システムの一構成例を説明する。

図１に示すモータ速度制御システムは、制御対象とするモータ１００と、モータ駆動ＩＣ２００（本発明に係る『第１の回路』）と、モータ速度制御ＩＣ３００（本発明に係る『第２の回路』）と、によって構成される。すなわち、本発明に係る『モータ速度制御集積回路』が、モータ駆動ＩＣ２００とモータ速度制御ＩＣ３００をそれぞれ１チップに集積化した２チップ構成の場合である。尚、本発明に係る『モータ速度制御集積回路』が、モータ駆動ＩＣ２００及びモータ速度制御ＩＣ３００を１チップに集積化した場合であってもよい。

モータ１００は、単相分の駆動コイルを有した所謂単相モータの場合であり、また、ステータにホール素子１１０が固着された、所謂ホールモータの場合とする。尚、モータ１００は、単相ホールモータに限定されるものではなく、三相分の駆動コイルがスター結線された所謂三相ホールモータや、ホール素子１１０等の磁気センサを設けない所謂センサレスモータ等を採用可能である。また、モータ１００の用途としては、例えば、パソコンやサーバー等に搭載されるＣＰＵを冷却するためのファンモータを対象とする。

ホール素子１１０は、モータ１００のロータが回転している時、正弦波状であり且つ互いに逆相となる回転位置検出信号Ｓ１、Ｓ２を生成する。尚、回転位置検出信号Ｓ１、Ｓ２は、ロータの回転位置を識別可能とさせるための信号であり、また、その周波数はモータ１００の回転速度に比例する。ホール素子１１０より出力された回転位置検出信号Ｓ１、Ｓ２は、モータ駆動ＩＣ２００のＩＮ＋端子、ＩＮ−端子へとそれぞれ入力される。ここで、ＩＮ＋端子はモータ駆動ＩＣ２００内のホールアンプ２３０の非反転入力へと接続され、ＩＮ−端子はホールアンプ２３０の反転入力へと接続される。

モータ駆動ＩＣ２００は、モータ１００を駆動する集積回路である。モータ駆動ＩＣ２００は、モータ１００の駆動コイルの両端と接続されるＯＵＴ１端子及びＯＵＴ２端子と、ホール素子１１０より出力される回転位置検出信号Ｓ１、Ｓ２が入力されるＩＮ＋端子、ＩＮ−端子と、モータ速度制御ＩＣ３００のＶＯ端子からの制御信号ＶＣが入力されるＶＩ端子と、モータ速度制御ＩＣ３００のＦＧＩ端子へのＦＧ信号を出力するＦＧＯ端子と、を有する。モータ駆動ＩＣ２００は、制御回路２１０、プリドライバ２２０、ホールアンプ２３０、ＦＧ出力回路２４０、を有する。

制御回路２１０は、モータ速度制御ＩＣ３００のＶＯ端子からモータ駆動ＩＣ２００のＶＩ端子へと入力された制御信号ＶＣに基づいて、モータ１００の駆動コイルに流れる電流量を可変させてモータ１００の回転速度を制御する。さらに、制御回路２１０は、ホールアンプ２１０の出力ＨＯＵＴに基づいて、モータ１００の駆動コイルの通電方向の切り替えを制御するためのスイッチング制御信号Ｄ１、Ｄ２を生成する。

プリドライバ２２０は、モータ駆動ＩＣ２００のＯＵＴ１端子及びＯＵＴ２端子に接続されたモータ１００の駆動コイルに対して、相補的にオン・オフする２組のトランジスタ対を、当該駆動コイルとともにアルファベットの「Ｈ」の字を構成するように接続した、所謂Ｈブリッジ回路を構成する。プリドライバ２２０は、制御回路２１０から供給されたスイッチング制御信号Ｄ１、Ｄ２に基づいて、Ｈブリッジ回路における２組のトランジスタ対を相補的にオン・オフすることで、モータ１００の駆動コイルの通電方向を切り替える。

ホールアンプ２３０は、ホール素子１１０からの回転位置検出信号Ｓ１、Ｓ２を差動増幅した結果であるホールアンプ出力ＨＯＵＴを生成出力する。尚、このホールアンプ出力ＨＯＵＴは、制御回路２１０ならびにＦＧ出力回路２４０へと供給される。

ＦＧ出力回路２４０は、ホールアンプ２３０から供給されたホールアンプ出力ＨＯＵＴに基づいて、モータ１００の実際の回転速度に応じた周波数を有するＦＧ信号を生成出力する。すなわち、ホールアンプ出力ＨＯＵＴは、実際に検出されたロータの回転位置を示す。このため、ホールアンプ出力ＨＯＵＴによってロータ所定位置の検出周期を監視することができる。よって、ＦＧ出力回路２４０は、ホールアンプ出力ＨＯＵＴにより監視されたロータ所定位置の検出周期に基づいて、モータ１００の実際の回転速度に応じた周波数を有するＦＧ信号を生成できる。尚、ＦＧ信号は、モータ駆動ＩＣ２００のＦＧＯ端子を介して、モータ速度制御ＩＣ３００のＦＧＩ端子へと入力される。

ここで、図２をもとに、ＦＧ出力回路２４０の回路構成の一実施形態を説明する。
ホールアンプ２１０より出力されるホールアンプ出力ＨＯＵＴは、エミッタ接地されたＮＰＮ型トランジスタＱ１０のベース電極へと供給される。ＮＰＮ型トランジスタＱ１０のコレクタ電極は電流源Ｉ１０と接続されるとともに、ＮＰＮ型トランジスタＱ１１のベース電極に接続される。ＮＰＮ型トランジスタＱ１１において、そのコレクタ電極は抵抗素子Ｒ１０と接続されるとともに、そのエミッタ電極は抵抗素子Ｒ１１と接続されるとともにエミッタ接地されたＮＰＮ型トランジスタＱ１２と接続される。そして、ＮＰＮ型トランジスタＱ１２のコレクタ電極と接続したＦＧＯ端子からＦＧ信号が取り出される。

ＦＧ出力回路２４０のかかる構成により、ホールアンプ出力ＨＯＵＴが論理的にＨレベルの場合、ＮＰＮ型トランジスタＱ１０はオンする方向へと働くので、ＮＰＮ型トランジスタＱ１１のベース電極は接地電圧側へと引っ張られるので、ＮＰＮ型トランジスタＱ１１はオフする方向へと働く。よって、ＮＰＮ型トランジスタＱ１２のベース電極は抵抗素子Ｒ１１を介して接地電圧側へと引っ張られるため、ＮＰＮ型トランジスタＱ１２はオフする方向へと働く。よって、この場合、ＦＧ信号は、論理的にＨレベルとなる。一方、ホールアンプ出力ＨＯＵＴが論理的にＬレベルの場合、前述した動作とは正反対の動作となるため、最終的に、ＮＰＮ型トランジスタＱ１２はオンする方向へと働く。よって、この場合、ＦＧ信号は、論理的にＬレベルとなる。このように、ＦＧ信号は、ホールアンプ出力ＨＯＵＴの論理レベルならびに周波数に応じたパルス信号として現れる。

モータ速度制御ＩＣ３００は、モータ１００の回転速度をアナログ量で指令するアナログ速度指令信号を入力対象とするＡＩＮ端子（本発明に係る『第１の入力端子』）と、モータ１００の回転速度をデジタル量で指令するデジタル速度指令信号を入力対象とするＤＩＮ端子（本発明に係る『第２の入力端子』）と、を有する。さらに、モータ速度制御ＩＣ３００は、モータ駆動ＩＣ２００のＦＧＯ端子からのＦＧ信号を入力するＦＧＩ端子と、モータ駆動ＩＣ２００のＶＩ端子へと入力される制御信号ＶＣを出力するＶＯ端子と、ＶＯ端子より出力された制御信号ＶＣをコンデンサＣ２を介して比較回路３４０の反転入力へとフィードバックさせるためのＦＢ端子と、を有する。そして、モータ速度制御ＩＣ３００は、基準電圧回路３１０、エッジ検出回路３２０、速度電圧回路３３０、比較回路３４０、制御信号生成回路３５０、を有する。

基準電圧回路３１０は、ＡＩＮ端子に入力されたアナログ速度指令信号及び／又はＤＩＮ端子に入力されたデジタル速度指令信号に応じたレベルを有する基準電圧ＶＲを生成出力する。

ここで、図３をもとに、基準電圧回路３１０の回路構成の一実施形態を説明する。

ＤＩＮ端子は、モータ速度制御システム全体を統括制御するＣＰＵ４００（本発明に係る『プロセッサ』）と通信可能に接続される場合である。ＤＩＮ端子には、ＣＰＵ４００からモータ１００の回転速度を指令するＰＷＭ（Pulse Width Modulation）信号がデジタル速度指令信号として入力される。また、ＡＩＮ端子には、平滑用コンデンサＣ１が接続されて、抵抗素子Ｒ３とともにＲＣフィルタ回路を構成する。さらに、ＡＩＮ端子には、モータ１００の回転速度を指令する直流電圧ＶＡがアナログ速度指令信号として印加される。尚、ＤＩＮ端子及びＡＩＮ端子は、図３に示した上記使用例に限定されず、詳細は後述するが、図９に示すように種々の入力種別に対応可能である。

ＰＮＰ型トランジスタＱ１、Ｑ２のトランジスタ対は、双方のエミッタ電極が共通接続されて且つそれらのエミッタ電極に電流源Ｉ１が接続される。また、ＰＮＰ型トランジスタＱ１のベース電極にはＤＩＮ端子からのＰＷＭ信号が供給され、ＰＮＰ型トランジスタＱ２のベース電極には抵抗素子Ｒ１、Ｒ２の直列接続体によってバイアス電圧ＶＲＥＧを分圧した参照電圧ＶＲＥＦが印加される。尚、ＰＮＰ型トランジスタＱ２のコレクタ電極は、ダイオード接続（コレクタ電極とベース電極の短絡）され且つエミッタ接地されたＮＰＮ型トランジスタＱ３と接続される。ＮＰＮ型トランジスタＱ３のベース電極は、エミッタ接地されたＮＰＮ型トランジスタＱ４のベース電極と接続されることで、ＮＰＮ型トランジスタＱ３、Ｑ４は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ４のコレクタ電極は、電流源Ｉ２と、エミッタ接地されたＮＰＮ型トランジスタＱ５のベース電極と、接続される。ＮＰＮ型トランジスタＱ５のコレクタ電極は、電流源Ｉ３と、ダイオード接続され且つエミッタ接地されたＮＰＮ型トランジスタＱ６と、接続される。ＮＰＮ型トランジスタＱ６のベース電極は、ＮＰＮ型トランジスタＱ７のベース電極と接続されることで、ＮＰＮ型トランジスタＱ６、Ｑ７は、所謂カレントミラー回路を構成する。ＮＰＮ型トランジスタＱ７は、電流源Ｉ４がベース電極に接続されたＰＮＰ型トランジスタＱ８と直列接続される。尚、ＰＮＰ型トランジスタＱ８のトランジスタサイズＮ２は、ＮＰＮ型トランジスタＱ７のトランジスタサイズＮ１よりも大きく設定され、ＮＰＮ型トランジスタＱ７の方が電流の吸い込み能力が高い場合とする。ＰＮＰ型トランジスタＱ８とＮＰＮ型トランジスタＱ７の接続点は抵抗素子Ｒ３と接続される。そして、ＰＮＰ型トランジスタＱ８とＮＰＮ型トランジスタＱ７の接続点におけるパルス電圧ＶＸが、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によって平滑化される。この平滑化されたパルス電圧ＶＸが、基準電圧ＶＲとして取り出される。

基準電圧回路３１０のかかる構成において、ＰＷＭ信号が論理的にＬレベルであり、ＰＷＭ信号のレベルが参照電圧ＶＲＥＦよりも低い場合、ＰＮＰ型トランジスタＱ１がオンする方向へと働き、ＰＮＰ型トランジスタＱ２よりもＰＮＰ型トランジスタＱ１の方に電流が多く流れるので、ＮＰＮ型トランジスタＱ３、Ｑ４はオフする方向へと働く。この結果、ＮＰＮ型トランジスタＱ５のベース電極には電流源Ｉ２の電流が流れてオンする方向へと働き、ＮＰＮ型トランジスタＱ６のベース電極は、ＮＰＮ型トランジスタＱ５を介して接地電圧側へと引っ張られる。よって、ＮＰＮ型トランジスタＱ６、Ｑ７はオフする方向へと働き、ＰＮＰ型トランジスタＱ８がオンするので、パルス電圧ＶＸは、バイアス電圧ＶＲＥＧ側へと引っ張られ、論理的にＨレベルとなる。そして、かかるパルス電圧ＶＸが、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によって平滑化され、基準電圧ＶＲとなる。

一方、ＰＷＭ信号が論理的にＨレベルであり、ＰＷＭ信号のレベルが参照電圧ＶＲＥＦよりも高い場合、前述した動作とは全く逆の動作となり、最終的には、ＰＮＰ型トランジスタＱ８とともに、ＮＰＮ型トランジスタＱ７がオンする方向へと働く。尚、ＮＰＮ型トランジスタＱ７の方が、ＰＮＰ型トランジスタＱ８よりも電流を吸い込む能力が大きいため、パルス電圧ＶＸは、接地電圧側へと引っ張られ、論理的にＬレベルとなる。そして、かかるパルス電圧ＶＸが、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によって平滑化され、基準電圧ＶＲとなる。

このように、基準電圧回路３１０は、ＤＩＮ端子に入力されたＰＷＭ信号に関して、バイアス電圧ＶＲＥＧから接地電圧ＧＮＤまでの振幅となるパルス状のパルス電圧ＶＸへと変換する。そして、基準電圧回路３１０は、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によってパルス電圧ＶＸを平滑化して、ＰＷＭ信号のデューティ比に応じた直流電圧を基準電圧ＶＲとして出力する。なお、基準電圧回路３１０は、ＡＩＮ端子に印加された直流電圧ＶＡに関して、直流電圧ＶＡをそのまま基準電圧ＶＲとして出力する。

また、基準電圧回路３１０は、ＤＩＮ端子にＰＷＭ信号が入力され、且つ、ＡＩＮ端子に直流電圧ＶＡが印加される場合には、ＰＷＭ信号に応じたパルス状のパルス電圧ＶＸに対して、ＡＩＮ端子に印加された直流電圧ＶＡがオフセット成分として重畳される。そして、直流電圧ＶＡが重畳されたパルス状のパルス電圧ＶＸが、抵抗素子Ｒ３と平滑用コンデンサＣとによるＲＣフィルタ回路によって平滑化されて、基準電圧ＶＲとなる。例えば、ＰＷＭ信号のデューティ比が“５０％”であり、且つ、バイアス電圧ＶＲＥＧが“５Ｖ”の場合において、直流電圧ＶＡが“０Ｖ”のときには、図４（ａ）に示すように、基準電圧ＶＲは“２．５Ｖ”となり、直流電圧ＶＡが“２．５Ｖ”のときには、図４（ｂ）に示すように、基準電圧ＶＲは“３．７５Ｖ”となる。

なお、前述した実施形態において、ＰＷＭ信号と基準電圧ＶＲとの関係は、ＰＷＭ信号が論理的にＬレベルの場合には基準電圧ＶＲは高くなり、一方、ＰＷＭ信号が論理的にＨレベルの場合には基準電圧ＶＲが低くなる場合である。よって、モータ１００を加速すべくＰＷＭ信号のオンデューティを大きく設定する場合には基準電圧ＶＲは低くなり、モータ１００を減速すべくＰＷＭ信号のオンデューティを小さく設定する場合には基準電圧ＶＲが高くなる。換言すると、基準電圧回路３１０において生成された基準電圧ＶＲが論理的にＨレベルの場合、モータ１００を減速させる方向に働き、基準電圧ＶＲが論理的にＬレベルの場合、モータ１００を加速させる方向に働く。なお、勿論、ＰＷＭ信号と基準電圧ＶＲとの関係を上述の関係とは真逆となるように設定してもよい。

エッジ検出回路３２０は、ＦＧＯ端子からＦＧＩ端子へと入力されたＦＧ信号が供給される。そして、エッジ検出回路３２０は、ＦＧ信号の両エッジを検出するとともに、その検出の際にＦＧ信号のパルス幅よりも狭いパルス幅となるエッジ信号ＥＤを生成出力する（図６（ａ）、（ｂ）を参照）。

速度電圧回路３３０は、エッジ検出回路３２０より出力されたエッジ信号ＥＤが供給される。ここで、エッジ信号ＥＤの周波数は、モータ１００の回転速度に対応する。よって、速度電圧回路３３０は、エッジ信号ＥＤに基づいて、モータ１００の回転速度に応じた速度電圧ＶＶを生成する。

ここで、図５をもとに、速度電圧回路３３０の回路構成の一実施形態を説明する。
バイアス電圧ＶＲＥＧが印加される抵抗素子Ｒ２１とコンデンサＣ２１の直列接続体に対して、エミッタ接地されたＮＰＮ型トランジスタＱ２０がコンデンサＣ２１と並列接続される。ＮＰＮ型トランジスタＱ２０のベース電極にはエッジ信号ＥＤが供給される。

ＰＮＰ型トランジスタＱ２１、Ｑ２２のトランジスタ対は、双方のエミッタ電極が共通接続されて且つそれらのエミッタ電極に電流源Ｉ２１が接続される。また、ＰＮＰ型トランジスタＱ２１のベース電極にはコンデンサＣ２１の充放電電圧Ｖ１が印加され、ＰＮＰ型トランジスタＱ２２のベース電極には抵抗素子Ｒ２２、Ｒ２３、Ｒ２４の直列抵抗体によるバイアス電圧ＶＲＥＧの分圧電圧Ｖ２が印加される。さらに、ＰＮＰ型トランジスタＱ２１、Ｑ２２のトランジスタ対のコレクタ電極は、ＮＰＮ型トランジスタＱ２３とダイオード接続されたＮＰＮ型トランジスタＱ２４とによる所謂カレントミラー回路と接続される。なお、ＰＮＰ型トランジスタＱ２１のベース電極は、コレクタ接地させ且つベース電極に分圧電圧Ｖ２が印加されたＮＰＮ型トランジスタＱ２６のエミッタ電極と接続される。

ＰＮＰ型トランジスタＱ２１とＮＰＮ型トランジスタＱ２３の接続点は、エミッタ接地されたＮＰＮ型トランジスタＱ２５と接続される。ＮＰＮ型トランジスタＱ２５のコレクタ電極は、電流源Ｉ２２と、エミッタ接地され且つ抵抗素子Ｒ２４と並列接続されたＮＰＮ型トランジスタＱ２７と、エミッタ接地されたＮＰＮ型トランジスタＱ２８のベース電極と、が接続される。ＮＰＮ型トランジスタＱ２８のコレクタ電極は、定電流源Ｉ２３と、エミッタ接地されたＮＰＮ型トランジスタＱ２９のベース電極と、接続される。ＮＰＮ型トランジスタＱ２９のコレクタ電極は、定電流源Ｉ２４と接続される。そして、定電流源Ｉ２４とＮＰＮ型トランジスタＱ２９の接続点よりパルス状の速度電圧ＶＶが取り出される。

速度電圧回路３３０のかかる構成により、まず、エッジ検出回路３２０においてＦＧ信号のエッジが検出されず、ＮＰＮ型トランジスタＱ２０のベース電極に供給されるエッジ信号ＥＤが論理的にＬレベルの場合とする。この場合、ＮＰＮ型トランジスタＱ２０はオフのため、コンデンサＣ２１が充電される。よって、ＰＮＰ型トランジスタＱ２１のベース電極に印加される充放電電圧Ｖ１の方が、抵抗素子Ｒ２２、Ｒ２３、Ｒ２４による直列抵抗体の分圧電圧Ｖ２よりも高いとすると、ＰＮＰ型トランジスタＱ２１の方がＰＮＰ型トランジスタＱ２２よりも流れる電流が少なくなる。よって、ＮＰＮ型トランジスタＱ２５はオフする方向へと働き、ＮＰＮ型トランジスタＱ２８はオンする方向へと働き、ＮＰＮ型トランジスタＱ２９がオフする方向へと働く。よって、速度電圧ＶＶは、バイアス電圧ＶＲＥＧ側へと引っ張られて、論理的にＨレベルとなる（図６（ｂ）、（ｃ）を参照）。

一方、エッジ検出回路３２０においてＦＧ信号のエッジが検出されて、ＮＰＮ型トランジスタＱ２０のベース電極に供給されるエッジ信号ＥＤが論理的にＨレベルの場合とする。この場合、前述した動作とは全く逆の動作となり、最終的には、ＮＰＮ型トランジスタＱ２９がオンする方向へと働く。よって、速度電圧ＶＶは、接地電圧側へと引っ張られて、論理的にＬレベルとなる（図６（ｂ）、（ｃ）を参照）。

なお、ＦＧ信号のエッジが検出された場合において速度電圧ＶＶがＬ幅（Ｌレベルを示す幅）は、抵抗素子Ｒ２１とコンデンサＣ２１によるＲＣ時定数によって定まる。よって、モータ１００の回転速度が変化したときであっても、ＲＣ時定数が固定されておれば、速度電圧ＶＶのＬ幅は一定である。しかし、速度電圧ＶＶのパルス周期は、モータ１００の回転速度によって、ＦＧ信号のパルス周期ひいてはエッジ信号ＥＤのパルス周期が変化するため、可変である。このため、速度電圧ＶＶを積分した際の直流電圧は、モータ１００の回転速度によって可変となる。例えば、モータ１００の回転速度が高速の場合、ＦＧ信号のパルス周期が短くなり、速度電圧ＶＶの一周期に占めるＬ幅が長くなるため、速度電圧ＶＶを積分した際の直流電圧は低くなる。また、モータ１００の回転速度が低速の場合、ＦＧ信号のパルス周期が長くなり、速度電圧ＶＶの一周期に占めるＬ幅が短くなるため、速度電圧ＶＶを積分した際の直流電圧は高くなる。

比較回路３４０は、基準電圧回路３１０において生成された基準電圧ＶＲと、速度電圧回路３３０において生成されたパルス状の速度電圧ＶＶを積分した際の直流電圧と、を比較する。また、制御信号生成回路３５０は、比較回路３４０における比較結果に基づいて、モータ駆動ＩＣ２００においてモータ１００の駆動コイルに流れる電流量を制御するための制御信号ＶＣを生成出力する。

ここで、図７をもとに、比較回路３４０及び制御信号生成回路３５０の回路構成の一実施形態を説明する。
ＮＰＮ型トランジスタＱ４０、Ｑ４１のトランジスタ対は、双方のエミッタ電極が共通接続され且つそれらのエミッタ電極に電流源Ｉ４０が接続される。尚、ＮＰＮ型トランジスタＱ４０のベース電極（比較回路３４０の反転入力）には速度電圧回路３３０から速度電圧ＶＶが印加され、ＮＰＮ型トランジスタＱ４１のベース電極（比較回路３４０の非反転入力）には基準電圧回路３１０から基準電圧ＶＲが印加される。尚、ＮＰＮ型トランジスタＱ４０のベース電極に印加される速度電圧ＶＶは、ＶＯ端子とＦＢ端子間に接続されたコンデンサＣ２によって積分された直流電圧とする。

ＮＰＮ型トランジスタＱ４０のコレクタ電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加され且つダイオード接続されたＰＮＰ型トランジスタＱ４２と接続される。ＰＮＰ型トランジスタＱ４２のベース電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加されたＰＮＰ型トランジスタＱ４３のベース電極と共通接続されており、ＰＮＰ型トランジスタＱ４２、Ｑ４３は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ４１のコレクタ電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加され且つダイオード接続されたＰＮＰ型トランジスタＱ４４と接続される。ＰＮＰ型トランジスタＱ４４のベース電極は、バイアス電圧ＶＲＥＧがエミッタ電極に印加されたＰＮＰ型トランジスタＱ４５のベース電極と共通接続されており、ＰＮＰ型トランジスタＱ４４、Ｑ４５は、所謂カレントミラー回路を構成する。

ＰＮＰ型トランジスタＱ４５のコレクタ電極は、エミッタ接地され且つダイオード接続されたＮＰＮ型トランジスタＱ４６と接続される。ＰＮＰ型トランジスタＱ４６のベース電極は、ＰＮＰ型トランジスタＱ４３と直列接続され且つエミッタ接地されたＮＰＮ型トランジスタＱ４７のベース電極と共通接続されており、ＮＰＮ型トランジスタＱ４６、Ｑ４７は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ４７のコレクタ電極は、コレクタ接地されたＮＰＮ型トランジスタＱ５０のベース電極と接続される。ＮＰＮ型トランジスタＱ５０のエミッタ電極は、電流源Ｉ５０と、ＮＰＮ型トランジスタＱ５１のベース電極と、が接続される。尚、ＮＰＮ型トランジスタＱ５１のコレクタ電極は電流源Ｉ５１と接続され、ＮＰＮ型トランジスタＱ５１のエミッタ電極は、エミッタ接地されたＮＰＮ型トランジスタＱ５２のベース電極と接続される。

ＮＰＮ型トランジスタＱ５２のコレクタ電極は、ダイオード接続されたＰＮＰ型トランジスタＱ５３と接続される。尚、ＰＮＰ型トランジスタＱ５３のベース電極は、コレクタ接地されたＰＮＰ型トランジスタＱ５５のベース電極と共通接続されており、ＰＮＰ型トランジスタＱ５３、Ｑ５５は、所謂カレントミラー回路を構成する。

ＰＮＰ型トランジスタＱ５３のエミッタ電極は、ダイオード接続されたＮＰＮ型トランジスタＱ５４と接続される。ＮＰＮ型トランジスタＱ５４のコレクタ電極は電流源Ｉ５２と接続され、また、ＮＰＮ型トランジスタＱ５４のベース電極は、ＮＰＮ型トランジスタＱ５６のベース電極と共通接続されており、ＮＰＮ型トランジスタＱ５４、Ｑ５６は、所謂カレントミラー回路を構成する。

ＮＰＮ型トランジスタＱ５６とＰＮＰ型トランジスタＱ５５は、双方のコレクタ電極を共通接続した直列接続体を構成しており、ＮＰＮ型トランジスタＱ５６とＰＮＰ型トランジスタＱ５５の接続点と接続されたＶＯ端子より制御信号ＶＣが取り出される。

比較回路３４０及び制御信号生成回路３５０のかかる構成によって、ＮＰＮ型トランジスタＱ４０のベース電極に印加される速度電圧ＶＶが、ＮＰＮ型トランジスタＱ４１のベース電極に印加される基準電圧ＶＲよりも高い場合、すなわち、モータ１００の実際の回転速度が、アナログ速度指令信号及び・又はデジタル速度指令信号によって設定された回転速度よりも遅い場合（加速指令状態）とする。この場合、ＮＰＮ型トランジスタＱ４０の方がＮＰＮ型トランジスタＱ４１よりも多くの電流が流れ、ひいては、カレントミラー回路（Ｑ４２、Ｑ４３）の方が、カレントミラー回路（Ｑ４６、Ｑ４７）よりも多くの電流が流れる。よって、ＰＮＰ型トランジスタＱ５０のベース電極は、バイアス電圧ＶＲＥＧ側へと引っ張られるので、ＰＮＰ型トランジスタＱ５０はオフする方向へと働く。この結果、ＮＰＮ型トランジスタＱ５１、Ｑ５２はオンする方向へと働き、制御信号ＶＣのレベルは下がる。

一方、ＮＰＮ型トランジスタＱ４０のベース電極に印加される速度電圧ＶＶが、ＮＰＮ型トランジスタＱ４１のベース電極に印加される基準電圧ＶＲよりも低い場合、すなわち、モータ１００の実際の回転速度が、アナログ速度指令信号及び・又はデジタル速度指令信号によって設定された回転速度よりも速い場合（減速指令状態）とする。この場合、前述した動作とは全く逆の動作となり、最終的には、ＮＰＮ型トランジスタＱ５１、Ｑ５２がオフする方向へと働くので、制御信号ＶＣのレベルは上がる。

ここで、制御信号ＶＣは、モータ駆動ＩＣ２００の制御電圧として用いられる。モータ駆動ＩＣ２００の論理においても、制御信号ＶＣのレベルが高い場合にはモータ１００の回転速度を減速させ、制御信号ＶＣのレベルが低い場合にはモータ１００の回転速度を加速させる場合とする。この場合において、モータ速度制御ＩＣ３００は、図８に示すようなモータ速度制御を実行する。

詳述すると、速度電圧ＶＶが基準電圧ＶＲよりも高い状態（加速指令状態）では、モータ速度制御ＩＣ３００より出力される制御信号ＶＣのレベルが下がり続け、一方、モータ１００の回転速度が上がり続ける。この結果、速度電圧ＶＶのレベルが徐々に下がっていき、基準電圧ＶＲのレベルへと近づいていく。一方、速度電圧ＶＶが基準電圧ＶＲよりも低い状態（減速指令状態）では、モータ速度制御ＩＣ３００より出力される制御信号ＶＣのレベルが上がり続け、一方、モータ１００の回転速度が下がり続ける。この結果、速度電圧ＶＶのレベルが徐々に上がっていき、基準電圧ＶＲのレベルへと近づいていく。このように、モータ速度制御ＩＣ３００は、基準電圧ＶＲと速度電圧ＶＶを比較して、両者のレベルが一致するように、モータ駆動ＩＣ２００の制御電圧に対応した制御信号ＶＣのレベルを制御することになる。

＜モータ速度制御ＩＣのＡＩＮ端子、ＤＩＮ端子の使用例＞
図９は、本発明の一実施形態に係る速度指令の入力種別毎に応じたモータ速度制御ＩＣ３００のＡＩＮ端子、ＤＩＮ端子の使用例を示す図である。同図に示すように、モータ速度制御ＩＣ３００は、アナログ速度指令信号のみがＡＩＮ端子に入力される場合、デジタル速度指令信号のみがＤＩＮ端子に入力される場合、アナログ速度指令信号及びデジタル速度指令信号の両方がＡＩＮ端子、ＤＩＮ端子へとそれぞれ入力される場合、いずれの場合であっても対応可能である。

まず、アナログ速度指令信号のみがＡＩＮ端子に入力される場合について説明する。

この場合の一つの使用例としては、例えば、モータの回転速度をアナログ量で指令する直流電圧ＶＡを、モータ１００の実際の回転速度を示す速度電圧ＶＶの比較対象とする場合である。かかる制御を実施すべく、ＤＩＮ端子はオープンとしておき、アナログ速度指令信号に対応する直流電圧ＶＡをＡＩＮ端子に直接入力させることが可能である。尚、この場合、モータ速度制御ＩＣ３００は、ＡＩＮ端子に印加された直流電圧ＶＡを、そのまま基準電圧ＶＲとして使用することになる。

また、この場合のその他の使用例としては、例えば、サーミスタＲＴＨが温度変化によって抵抗値が変化する特性を利用して、ＣＰＵ４００が重負荷によって温度が高くなった旨をサーミスタＲＴＨにより検出された場合、モータ１００の回転速度を速くさせる一方で、ＣＰＵ４００が軽負荷によって温度が低くなった旨をサーミスタＲＴＨにより検出された場合、ファンモータの回転速度を遅くさせる場合である。かかる制御を実施すべく、ＤＩＮ端子はオープンとしておき、アナログ速度指令信号に対応した直流電圧ＶＡが印加される抵抗素子Ｒ及びサーミスタＲＴＨの直列接続体を有しており、この直列接続体によって直流電圧ＶＡを分圧させた分圧電圧ＶＴＨをＡＩＮ端子に印加させることが可能である。尚、この場合、モータ速度制御ＩＣ３００は、ＡＩＮ端子に印加される分圧電圧ＶＴＨを、基準電圧ＶＲとして使用することになる。

つぎに、デジタル速度指令信号のみがＤＩＮ端子に入力される場合について説明する。

この場合の一つの使用例としては、例えば、モータの回転速度をデジタル量で指令するＰＷＭ信号を、モータ１００の実際の回転速度を示す速度電圧ＶＶの比較対象とする場合である。かかる制御を実施すべく、ＤＩＮ端子にはＣＰＵ４００を通信可能に接続するとともに、ＡＩＮ端子には平滑用コンデンサＣを接続することで、ＰＷＭ信号に応じたパルス電圧ＶＸを平滑化させるＲＣフィルタ回路を構成しておく（図３参照）。かかる構成によって、ＣＰＵ４００からデジタル速度指令信号に対応したＰＷＭ信号をＤＩＮ端子へと供給可能となる。尚、この場合、モータ速度制御ＩＣ３００は、ＤＩＮ端子へと入力されるＰＷＭ信号を平滑用コンデンサＣによって平滑化させた電圧を、基準電圧ＶＲとして使用することになる。

つぎに、アナログ速度指令信号がＡＩＮ端子に入力されるとともに、デジタル速度指令信号がＤＩＮ端子に入力される場合について説明する。

この場合の一つの使用例としては、例えば、ＡＩＮ端子へと印加させる直流電圧ＶＡをモータ１００の必要な回転速度よりも高めに設定しておく。そして、ＣＰＵ４００の仕事量が少ない場合には、ＤＩＮ端子へと供給されるＰＷＭ信号のデューティ比を制御することで、モータ１００の回転速度を下げるといった省エネルギー対策を実施できる。かかる制御を実施すべく、ＤＩＮ端子はＣＰＵ４００からＰＷＭ信号が供給可能となるようにＣＰＵ４００と通信可能に接続するとともに、ＡＩＮ端子に平滑用コンデンサＣを接続することで基準電圧回路３１０内部にＲＣフィルタ回路を構成しておく。また、アナログ速度指令信号に対応した直流電圧ＶＡが印加される抵抗素子Ｒ及びサーミスタＲＴＨの直列接続体を有しており、この直列接続体によって直流電圧ＶＡを分圧させた分圧電圧ＶＴＨをＡＩＮ端子に印加させる。尚、この場合、基準電圧回路３１０は、ＤＩＮ端子へと入力されるＰＷＭ信号を平滑用コンデンサＣによって平滑化させた電圧に対して、ＡＩＮ端子へと印加される分圧電圧ＶＴＨを重畳させた電圧を、基準電圧ＶＲとして使用することになる。

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。

本発明の一実施形態に係るモータ速度制御システムの構成を示す図である。本発明の一実施形態に係るＦＧ出力回路の構成を示す図である。本発明の一実施形態に係る基準電圧回路の構成を示す図である。本発明の一実施形態に係る直流電圧ＶＡ（アナログ速度指令信号）及びＰＷＭ信号（デジタル速度指令信号）がともに入力された場合であり、また、ＰＷＭ信号のデューティ比が“５０％”、バイアス電圧ＶＲＥＧが“５Ｖ”の場合において、（ａ）は直流電圧ＶＡが“０Ｖ”のときの基準電圧ＶＲの波形を示す図であり、（ｂ）は直流電圧ＶＡが“２．５Ｖ”のときの基準電圧ＶＲの波形を示す図である。本発明の一実施形態に係る速度電圧回路の構成を示す図である。本発明の一実施形態に係るエッジ検出回路ならびに速度電圧回路の主要信号の波形を示す図である。本発明の一実施形態に係る比較回路及び制御信号生成回路の構成を示す図である。本発明の一実施形態に係るモータ速度制御ＩＣの動作を示す図である。本発明の一実施形態に係る速度指令の入力種別に応じたモータ速度制御ＩＣの外付け回路を示す図である。従来のモータ速度制御システムの構成を示す図である。従来のその他のモータ速度制御システムの構成を示す図である。

符号の説明

１、１００モータ
３速度指令回路
５積分回路
７三角波発生回路
９コンパレータ
１１、２０モータ駆動回路
１３、１１０ホール素子
２００モータ駆動ＩＣ
２１０制御回路
２２０プリドライバ
２３０ホールアンプ
２４０ＦＧ出力回路
３００モータ速度制御ＩＣ
３１０基準電圧回路
３２０エッジ検出回路
３３０速度電圧回路
３４０比較回路
３５０制御信号生成回路
４００ＣＰＵ

Claims

モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御するモータ速度制御集積回路において、
前記モータの回転速度をアナログ量で指令するアナログ速度指令信号を入力対象とする第１の入力端子と、
前記モータの回転速度をデジタル量で指令するデジタル速度指令信号を入力対象とする第２の入力端子と、
前記アナログ速度指令信号及び／又は前記デジタル速度指令信号に応じた基準電圧を生成する基準電圧回路と、
前記モータの実際の回転速度に応じた速度電圧と前記基準電圧とを比較する比較回路と、
前記比較回路における比較結果に基づいて、前記駆動コイルに流れる電流量を制御するための制御信号を生成出力する制御信号生成回路と、
を有することを特徴とするモータ速度制御集積回路。
前記アナログ速度指令信号を、前記モータの回転速度を指令する直流電圧とし、
前記基準電圧回路は、
前記第１の入力端子に印加される前記直流電圧を、前記基準電圧とすること、
を特徴とする請求項１に記載のモータ速度制御集積回路。
前記モータの回転速度を指令する直流電圧が印加される抵抗素子及びサーミスタの直列接続体を有しており、
前記アナログ速度指令信号を、前記直列接続体によって前記直流電圧を分圧させた分圧電圧とし、
前記基準電圧回路は、
前記第１の入力端子に印加される前記分圧電圧を、前記基準電圧とすること、
を特徴とする請求項１に記載のモータ速度制御集積回路。
前記第１の入力端子へと接続される平滑用コンデンサと、
前記第２の入力端子と通信可能に接続されるプロセッサと、を有しており、
前記デジタル速度指令信号を、前記プロセッサにおいて前記モータの回転速度を指令するパルス幅変調信号とし、
前記基準電圧回路は、
前記プロセッサから前記第２の入力端子へと入力される前記パルス幅変調信号を前記平滑用コンデンサによって平滑化させた電圧を、前記基準電圧とすること、
を特徴とする請求項１に記載のモータ速度制御集積回路。
前記モータの回転速度を指令する直流電圧が印加される抵抗素子及びサーミスタの直列接続体と、
前記第１の入力端子へと接続される平滑用コンデンサと、
前記第２の入力端子と通信可能に接続されるプロセッサと、を有しており、
前記アナログ速度指令信号を、前記直列接続体によって前記直流電圧を分圧させた分圧電圧とし、
前記基準電圧回路は、
前記プロセッサから前記第２の入力端子へと入力される前記パルス幅変調信号を前記平滑用コンデンサによって平滑化させた電圧に対して、前記第１の入力端子へと印加される前記分圧電圧を重畳させた電圧を、前記基準電圧とすること、
を特徴とする請求項１に記載のモータ速度制御集積回路。
前記モータ速度制御集積回路は、
前記モータの駆動コイルを通電させて前記モータを駆動する第１の回路と、
前記第１及び前記第２の入力端子と、前記基準電圧回路と、前記比較回路と、前記制御信号生成回路と、を有しており、前記制御信号生成回路において生成出力された前記制御信号に基づいて、前記第１の回路を介して前記モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御する第２の回路と、
をそれぞれ１チップに集積化した２チップ構成としたこと、を特徴とする請求項１乃至５のいずれかに記載のモータ速度制御集積回路。
前記モータ速度制御集積回路は、
前記モータの駆動コイルを通電させて前記モータを駆動する第１の回路と、
前記第１及び前記第２の入力端子と、前記基準電圧回路と、前記比較回路と、前記制御信号生成回路と、を有しており、前記制御信号生成回路において生成出力された前記制御信号に基づいて、前記第１の回路を介して前記モータの駆動コイルに流れる電流量を制御することで前記モータの回転速度を制御する第２の回路と、
を１チップに集積化したこと、を特徴とする請求項１乃至５のいずれかに記載のモータ速度制御集積回路。