JP2007036196A5 - - Google Patents

Claims (10)

1. ベース基板上に形成されたゲートラインと、
   前記ゲートラインと絶縁されて形成されたデータラインと、
   前記ゲートラインと前記データラインとが交差する領域に形成され、前記ゲートラインの線幅が少なくとも前記データラインの線幅よりも大きく形成される薄膜トランジスターと、を備える薄膜トランジスター基板であって、
   前記データラインは、前記ゲートラインと絶縁されて交差する第１のデータラインと、
   前記第１のデータラインと交差し、その一端が前記第１のデータラインと電気的に接続される第２のデータラインと、を備え、前記薄膜トランジスターのドレイン電極は、前記第１及び第２のデータラインと所定の間隔だけ離れて配置されることを特徴とする薄膜トランジスター基板。
2. 前記薄膜トランジスターは活性層を備え、前記ゲートラインと前記データラインに対する活性層の位置は、ゲート電極及びソース電極の位置をそれぞれ決めることを特徴とする請求項１に記載の薄膜トランジスター基板。
3. 前記第２のデータラインは、前記ゲートラインと平行に形成されることを特徴とする請求項１に記載の薄膜トランジスター基板。
4. 前記第２のデータラインは、前記ゲートライン上に形成されることを特徴とする請求項３に記載の薄膜トランジスター基板。
5. 前記ドレイン電極は、前記第２のデータラインと平行に形成されることを特徴とする請求項１に記載の薄膜トランジスター基板。
6. 前記第２のデータラインの第１の部分は前記ゲートラインと平行に、且つ、第２の部分は前記第１のデータラインと平行に折り曲げ状に形成されることを特徴とする請求項１に記載の薄膜トランジスター基板。
7. 前記ドレイン電極は、前記第２のデータラインの第１の部分と平行に形成された第１のセクション及び前記第２のデータラインの第２の部分と平行に形成された第２のセクションを備えることを特徴とする請求項６に記載の薄膜トランジスター基板。
8. 前記ドレイン電極は、前記第１のデータラインと平行な第１のセクション及び第２のデータラインと平行な第２のセクションを備えることを特徴とする請求項６に記載の薄膜トランジスター基板。
9. 前記ドレイン電極は前記第１のデータラインと平行であり、前記第２のセクションから延びる第３のセクションを備えることを特徴とする請求項８に記載の薄膜トランジスター基板。
10. 前記ドレイン電極の第１のセクション及び第３のセクションと接続されたストレージ電極をさらに備えることを特徴とする請求項９に記載の薄膜トランジスター基板。