JP2006500763A - インコンフォーマルな堆積を用いて半導体プロセス技術において基板を垂直にパターニングする方法 - Google Patents

インコンフォーマルな堆積を用いて半導体プロセス技術において基板を垂直にパターニングする方法 Download PDF

Info

Publication number
JP2006500763A
JP2006500763A JP2004528398A JP2004528398A JP2006500763A JP 2006500763 A JP2006500763 A JP 2006500763A JP 2004528398 A JP2004528398 A JP 2004528398A JP 2004528398 A JP2004528398 A JP 2004528398A JP 2006500763 A JP2006500763 A JP 2006500763A
Authority
JP
Japan
Prior art keywords
layer
precursor material
deposition
substrate
covering layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004528398A
Other languages
English (en)
Inventor
トーマス ヘヒト，
マティーアス ゴルトバッハ，
ウーヴェ シュレーダー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2006500763A publication Critical patent/JP2006500763A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02192—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing at least one rare earth metal element, e.g. oxides of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

典型的には半導体ウェーハである基板（１）の、レリーフ状にパターニングされた基板表面（１０１）上に、堆積方法（ＡＤＬ；ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）を用いて、基板表面（１０１）に対して傾斜し、および／または垂直である処理表面（２）に、被覆層（３）が提供される。被覆層（３）は、前駆材料の少なくとも１つの処理量の制限によって、および／または堆積方法の時間的制限によって、簡易な方法において、基板表面（１０１）に対して垂直な方向にパターニングされ、後続のプロセス工程のための機能層あるいはマスクとして形成される。

Description

本発明は、板表面からレリーフ深度まで延びるレリーフを有する基板における、水平方向の基板表面に対して傾斜し、および／または垂直であって、かつ基板表面からレリーフ深度まで延びる処理表面の、そのつど、レリーフ深度と基板表面との間において設定される被覆深度に関連する、パターニング方法に関する。
半導体プロセス技術において、ウェーハ表面に垂直である、平坦な基板表面のパターニングは、選択的エッチングプロセスとフォトリソグラフィプロセスとの組み合わせによって行われる。集積回路の処理の間に、ウェーハあるいは基板の表面上に、公表された構造によってレリーフが生成される。そのようなレリーフは、また、基板表面対して垂直あるいは傾斜した表面を有する。集積回路のさらなる縮小化（ｓｈｒｉｎｋｉｎｇ）の経過において、垂直の拡張におけるパターニングを機能的に区別するために、垂直のあるいは傾斜した処理表面のパターニングする必要性が生じる。そのための例は、深いトレンチキャパシタ、スタックキャパシタ、および縦型トランジスタである。基板表面に対して垂直方向のレリーフのパターニングは、フォトリソグラフィ法によって、直接には可能ではない。
そのような垂直のパターニングは、従来の方法においては、適切な充填材料を用いて行われる。その充填材料は、マスクされない領域の処理の間、マスクとして、被覆深度の下方に位置するレリーフ領域を被覆する。
基板表面と垂直方向のレリーフのパターニングは、基板表面とレリーフ深度との間において選択された被覆深度に関係して行われ、そのとき、通常、以下の２つの方法に従う：
例えば、酸化物が、排他的に（ａｕｓｓｃｈｌｉｅｓｓｌｉｃｈ）、被覆深度とレリーフ深度との間に配置されたレリーフ領域の下方に、堆積される場合、第１の工程において、酸化物はレリーフ上の全面に堆積あるいは形成される。その後、レリーフは、まず適切な充填材料によって充填され、続いて充填材料は被覆深度までエッチバックされる。続いて、酸化物の露出部分が除去され、最後の工程として、残留した充填材料の部分が完全に除去される。
酸化物が、排他的に、基板表面とレリーフ深度との間に配置されたレリーフの上部領域に堆積あるいは生成される場合、まず、全レリーフの上方において、全面的にエッチストップ層、例えば窒化物層が提供される。再び、適切な充填材料、例えばポリシリコンを用いてパターンの充填が行われ、また、充填材料が被覆深度までエッチバックされる。ここで、マスクされない部分において、窒化物層が除去され、露出された領域において、酸化物が堆積、あるいは熱的に生成される。続いて、酸化物が異方性エッチングされる。続いて充填材料が除去され、また、最後の工程として、エッチストップ層が完全に除去される。
さらに、ＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；プラズマＣＶＤ）が知られている。その際、レリーフの表面上に、薄い層が形成され、その厚さは、増加する深度に伴って、基板表面に対して傾斜したあるいは垂直の表面上において、減る。勿論、この方法において、深さにおいて、生成された層の推移の制御は困難である。さらに、そのような層は、深度の端部と基板の近傍領域との間に大きな厚さの相違を有する。
同様に、テトラエチルオルトシラン（ＴＥＯＳ）を用いた酸化シリコンの拡散制限堆積において、酸化シリコンは、基板表面に対して傾斜したあるいは垂直の表面上において、レリーフ深度に向かって少ないレートで成長するため、そのように生成された酸化シリコンの層厚は、レリーフ深度の方向に減少する。
そのため、これまで単に労力のかかる方法が知られている。その方法によって、基板の、基板表面に対して傾斜したあるいは垂直の表面上において、排他的に、被覆深度の上側あるいは下側において、同一の層厚の被覆層が配置あるいは生成され得た。
そのため、本発明の課題は、簡易な方法を用いて、基板表面に対して傾斜し、または垂直である処理表面上に、実質的に等しい層厚を有する被覆層を、排他的に、所定の被覆深度の上側に提供できる方法を、利用可能にすることである。本発明のさらなる課題は、基板内に形成されたトレンチの下部および上部領域において、酸化物層の配置のための方法、およびキャパシタ構造の製造方法を提示することにある。
この課題は、導入部の態様の方法において、請求項１の特徴部分に示された特徴によって解決される。本発明の方法による、有利なさらなる形態は、従属請求項から生ずる。
水平方向の基板表面に対して傾斜し、および／または垂直であって、かつ基板表面からレリーフ深度まで延びる処理表面を含むレリーフを有する基板の、そのつど、レリーフ深度と基板表面との間において設定される被覆深度（Ｂｅｄｅｃｋｕｎｇｓｔｉｅｆ）に関連する、本発明による垂直なパターニング方法に従って、
処理チャンバ内におけるＡＬＤ堆積法を用いて、基板表面からレリーフ深度（Ｒｅｌｉｅｆｔｉｅｆ）の方向に構成される被覆層を、前駆材料から生成する工程と、
その際、前駆材料の少なくとも１つの堆積は、完全な被覆層に対して制限され、
それによって、被覆層は、ほぼ排他的に、実質的に同一の厚さを有して、基板表面と被覆深度との間に配置された、処理表面の上位部分に提供される。
その際、レリーフの上側部分間上に、堆積プロセス、例えばＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）プロセスを用いて、実質的に同一の層厚を有する被覆層が提供される。その際、堆積プロセスのプロセスパラメータ、例えば堆積時間、堆積プロセスの経過において堆積される先駆材料の量、および／またはプロセスチャンバ内のチャンバ圧力は、レリーフの不完全な（ｕｎｖｏｌｌｓｔａｅｎｄｉｇ）被覆となるような方法で制御される。
そのような本発明に従って生成された不完全でインコンフォーマルな被覆層（ｉｎｃｏｎｆｏｒｍａｌ ｌｉｎｅｒ）は、排他的にレリーフの被覆深度の上方を覆う。
知られたように、第１のプロセス段階におけるＡＬＤプロセスにおいて、基板が存在するプロセスチャンバ内に第１の先駆材料（Ｖｏｒｓｔｕｆｅｎｍａｔｅｒｉａｌ）が導入される。化学吸着と呼ばれるプロセスによって、第１の先駆材料は、排他的に、基板表面の所定の（活性化された）部分に堆積される。その際、第１の先駆材料は通常、修正される。修正された先駆材料を有する全ての活性化された部分は、覆われ、そのため、堆積の第１のプロセス段階は終了し、修正された先駆材料からなる単一分子の部分的な単層が、基板表面上に堆積される。その後、第１の先駆材料の堆積されない部分は、不活性ガスおよび／または排出ポンプを用いたパージによって除去される。第２の段階において、第２の先駆材料がプロセスチャンバ内に導入され、第２の先駆材料は、ほぼ排他的に、第１の先駆材からなる部分的な単層の上に堆積される。その際、先駆材料は、層材料に変換される。生成される層の単一層（モノ層）が、生じる。プロセスチャンバから、第２の先駆材料の堆積されない部分の除去の後に、ＡＬＤプロセスのプロセスサイクルは終了する。プロセスサイクルは、各プロセスサイクルから堆積された単層が所定の層厚に生成されるまで、繰り返される。
従来の方法では、ＡＬＤプロセスにおいて、自己制限する特徴が使用され、その際、先駆材料の十分な供給によって、供給される先駆材料の量、供給特性、ならびに先駆材料の拡散および反応のダイナミズムに依存せずに、ほぼ同一の層厚の完全な被覆層（ｃｏｎｆｏｒｍａｌ ｌｉｎｅｒ）が生成される。先駆材料の堆積は、大幅に、化学吸着によって制限され、ダイナミックで、拡散に決定されるプロセスに制限されないため、水平にパターニングされない基板表面上への堆積の際のＡＬＤプロセスのために、かなり良好な縁部被覆が生成される。
パターニングされた表面上への堆積が、基板表面からレリーフの深度内に向けられた所定のプロセス制限のもとに、行われる。
この事情は、本発明による方法によって使用される。その際、基板表面に向けられた、レリーフの上部の領域において、先駆材料の完全な層が生成され、しかしながら、下部領域においては、材料は堆積されないということは、本発明の本質である。被覆の傾斜が存在する、中間に位置する移行領域は、典型的なレリーフ深度に関連して減少する拡張を有する。先駆材料の少なくとも１つが、小さい脱着係数を有し、完全な被覆に必要な量に対して、低減された量が提供される場合、基板表面からレリーフ深度に向けての、レリーフのそのように方向づけられた、システマイックな覆いは、観察に応じて優先的に生じる。
先駆材料は小さい脱着係数を有する場合、先駆材料の既に吸着された分子は、再び層から除去され、脱着される確立は、かなり小さい。ＡＬＤプロセスの経過において、高い粘着係数（ｓｔｉｃｋｉｎｇ ｃｏｅｆｆｉｃｉｅｎｔ）に対応して、低い脱着係数を有する先駆材料が提供される場合、基板表面に上に形成されたレリーフは、基板表面から深度に向かって覆われる。その際、被覆は、短い移行領域を除いて、完全に、および同一の層厚において行われる。
そのための前提は、先駆材料が単に制限された量で提供されるという前提、あるいは堆積プロセスが、完全な被覆の前に、適時に中断されるという前提、およびプロセスチャンバ内のチャンバ圧力が、先駆材料の十分に遅い拡散がレリーフに深度において保証されるように選定されるという前提である。
そのために、特に有利なおよび簡易な方法によって、レリーフを有する基板表面が、垂直にパターニングされる。既に堆積された層が機能的な層である場合、いかなるマスクの必要がない。他方、堆積された層がマスクである場合、従来の方法に対して、少なくとも、マスクのパターニングのためのエッチバックは削減される。
所定の被覆深度を得るための正確性は、所定のパラメータにおいて、基板表面上あるいはウェーハ表面上の、レリーフの被覆される全表面に依存する。その際、被覆される全表面が大きいほど、被覆深度の、供給される先駆材料の量、あるいは先駆材料の堆積時間への依存は減少する。基板表面上に実現されたパターンの密度の進行する増加に伴って、被覆される全表面は増大する。なぜなら、垂直方向への拡張におけるレリーフは、ますます微細におよびより高密度されてパターニングされ、ますます機能的な構造が垂直な表面に実現されるからである。
本発明による方法の特に利点は、所定の被覆深度が実現され得る正確性が、集積回路の示された開発の際に、同一の方法において向上される点にある。
プロセスパラメータに関して、被覆深度は、好ましくは、処理チャンバ内の前駆材料の１つの、生成物、量あるいは濃度、前駆材料の堆積時間、および堆積を生成する露光中の処理チャンバ内の処理圧力に依存して、設定される。
本発明による好ましくは実施形態によれば、前駆材料の少なくとも１つの堆積プロセスの間において、完全な被覆が必要な場合には、好ましくは、高い粘着係数を有する前駆材料が削減された量あるいは濃度において供給される。そのつど、堆積プロセスのプロセスサイクルの少なくとも１つのプロセス段階は、削減された前駆材料を使用して終了する。それは、有利には、堆積経過の時間的監視を含む。生成された被覆層の１つは、全表面を覆い、その結果、被覆深度は、使用可能な前駆材料の量に関連する。
堆積プロセスの特に正確な制御および操作は、液体注入を用いて、少なくとも１つの前駆材料を供給のする際に、生じる。この方法によって、供給される前駆材料の量、およびそれによる被覆深度が、かなり正確に設定され得る。
本発明による方法のさらなる好ましい実施形態によれば、前駆材料の少なくとも１つ、好ましくは高い粘着係数を有する前駆材料の１つの堆積時間は、そのつど、堆積プロセスのプロセスサイクルの間、制御される。その際、被覆深度は、前駆材料の堆積時間によって設定される。
好ましくは、本発明に方法の適用は、特に、高い粘着係数を有する前駆材料の堆積の間、処理チャンバ内のチャンバ圧力における、レリーフの様々なタイプに行われる。そのために、浅いレリーフ上へのインコンフォーマルな被覆層の堆積が要求された場合、低いアスペクト比、および／または表面に対して傾斜した処理表面の高い部分を有する構造は、同一の被覆深度にために、高いアスペクト比を有する構造の深いレリーフ上への堆積に比べて、より低いチャンバ圧力を有する。
本発明による方法のさらなる好ましい実施形態によれば、全基板表面上への低減された前駆材料の少なくとも均一な分散のために、全基板表面上に広がった分散装置（ｓｈｏｗｅｒ ｈｅａｄ）が提供される。その結果、全基ウェーハ表面上に均一な被覆深度が得られる。
被覆層において、既に機能層であり得る。しかしながら、上記方法において生成された被覆層は、そのサイドにおいてマスクとして利用できる。垂直パターニングのためのマスクを生成するための従来の方法に対して、少なくとも全面に堆積されたマスク材料のエッチバックおよびパターニングが削除される。
本発明による方法のさらなる好ましい実施形態によれば、レリーフ深度と被覆深度との間に配置された、処理表面の下位部分を形成する材料に対して、高いエッチング抵抗を有する被覆層を形成する材料が提供される。処理表面の下位部分を形成する材料は、被覆層の堆積の後に、被覆層に対する高い選択性を有してエッチングされ、その際、エッチングは少なくとも部分的に被覆層によってマスクされる。
本発明による方法の第２の好ましい実施形態によれば、被覆層のために、酸化プロセスに対して実質的に不活性の材料が提供される。続いて、レリーフ深度と被覆深度との間に配置された処理表面を形成する材料は、酸化プロセスによって酸化される。その際、酸化プロセスは、少なくとも部分的に被覆層によってマスクされる。
本発明による方法の第３の好ましい実施形態によれば、被覆層は、注入プロセスに対してバリアとして提供される。レリーフ深度と被覆深度との間に配置された処理表面を形成する材料は、注入プロセスによって注入され、その際、該注入プロセスは、少なくとも部分的に被覆層によってマスクされる。マスクとしての使用後、被覆層は除去される。
レリーフが生成されている基板は、半導体プロセス技術における通常の材料からなる１つ以上の層から形成されている。基板の通常の層材料は、例えば、結晶シリコン、ポリシリコン、エピタキシャル成長シリコン、あるいはシリコン化合物である。
好ましくは、そのため、インコンフォーマルな被覆層の提供の前に、まずインコンフォーマルな被覆層によってマスクされる、さらなる層が提供される。続いて、インコンフォーマルな被覆層の材料の特性が不都合であるプロセス工程の前に、インコンフォーマルな被覆層は除去され、その下に位置する、さらなる層と取り替えられる。
好ましくは、さらなる層の材料は、酸化シリコンあるいは窒化シリコンである。
インコンフォーマルな被覆層の可能な材料は、機能的な、誘電体としてのあるいは導電性としての層、あるいはマスクとして適切なものである。そのために、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＴｉＮ、ＷＮ、ＳｉＮ、およびＬａＯ２、およびさらなる希土類の酸化物が挙げられる。その際、堆積は典型的には、その都度、２５°Ｃから８００°Ｃまでの温度において、０．１３Ｐａから１０１３ｈＰａまでの圧力において行われる。選択された先駆材料に依存して、温度および圧力は、その都度、当業者に知られた方法において、制限される。
既に記載したように、先駆材料として特に、高い粘着係数あるいは低い脱離係数を有するものが選択される。
そのため、酸化アルミニウムのために、好ましい方法において、第１の前駆材料としてトリメチルアルミニウムが選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択される。
被覆層のさらなる好ましい材料は、酸化ハフニウムであり、この場合、第１の前駆材料としてＨｆＣｌ４、Ｈｆ−ｔ−ブトキシド、Ｈｆ−ジ−メチルアミド、Ｈｆ−エチル−メチルアミド、Ｈｆ−ジ−エチルアミドあるいはＨｆ（ＭＭＰ）４が選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択される。
被覆層の材料として酸化ジルコニウムが選択された場合、第１の前駆材料として、好ましくはＺｒＣｌ４あるいは有機Ｚｒ化合物が選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択される。
さらなる好ましい実施形態においては、被覆層の材料として、酸化チタンが第１の前駆材料であるＴｉＣｌ４、Ｔｉ（ＯＣ２Ｈ５）４、Ｔｉ（ＯＣＨ（ＣＨ３）２）４から形成され、第２の前駆材料がＨ２Ｏおよび／またはＯ３から形成される。
被覆層のさらなる好ましい材料は、前駆材料としてＴｉＣｌ４およびＮＨ３から形成された窒化チタンである。
本発明の方法によるさらなる好ましい実施形態によれば、窒化タングステンが、前駆材料であるＷＦ６およびＮＨ３から形成される。
同様に、好ましくは被覆層の材料として、ＳｉＨ２Ｃｌ２あるいはＮＨ３および／またはＮ２Ｈ４から、窒化シリコンが形成される。
さらに、被覆層の材料としてＳｉＯ２が選択され、第１の前駆材料としてＳｉ（ＮＣＯ）４あるいはＣＨ３ＯＳｉ（ＮＣＯ）３が導入され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が導入される。
本発明による方法は、原理的に、レリーフの様々なタイプの垂直パターニングに好適である。しかしながら、特別な方法において、基板内において高いアスペクト比で形成されたトレンチのパターニングに好適である。正に、高いアスペクト比を有するトレンチ内において、削減された先駆材料の配置が、基板表面から明白に系統的に、拡散のために決定される。
本発明の方法による特に好ましい実施形態において、その際、トレンチ機能はキャパシタに形成される。キャパシタが、トレンチの周囲に、ほぼ被覆深度の高さに終了する誘電体のカラー（ｃｏｌｌａｒ）を有する場合、カラーは、マスクの既に調整された縁部としれ機能する。このとき、上部トレンチ領域に配置されたマスクのために、そのレリーフ深度の方向の拡張において、正確さの要求が低減される。本発明の方法に従って、被覆層が上部トレンチ領域に配置される場合、下部トレンチ領域の酸化プロセスの後に、トレンチ内壁を形成する材料は制御され、続いて被覆層が除去され、その結果、基板内に形成されたトレンチの下部トレンチ領域内に、被覆層として酸化物層を配置するための特に簡易な方法がもたらされる。他方、上部トレンチ領域内に被覆層として酸化物層を形成することによって、基板内に形成されたトレンチの上部トレンチ領域内に酸化物層を配置するための特に簡易な方法がもたらされる。
以下において、本発明は、図面を参照して詳細に説明される。その際、互いに対応する部材および構成要素には同一の参照符号が使用される。
図１ａ〜図１ｅは、基板１内に提供されたトレンチ４のトレンチ内壁４３の連続するパターニング段階を示す。
半導体基板１１および該半導体基板１１上に配置された補助層１２からなる基板１は、水平の基板表面１０１を有し、トレンチ４は、基板表面１０１とは垂直な方向に、基板表面１０１から基板１内のレリーフ深度（Ｒｅｌｉｅｆｔｉｅｆｅ）１０３まで伸びている。トレンチ内壁４３は、基板表面１０１に対して垂直な処理表面２を形成する。基板表面１０１とレリーフ深度１０３との間において、被覆深度１０２が設定され、そこまで、あるいはそこから、トレンチ４と介して形成されたレリーフが、続いて形成される被覆層３によって被覆される。被覆深度１０２は、基板表面１０１の方向に、トレンチ４を上部トレンチ領域４１と下部トレンチ領域４２とに分離する。トレンチ領域（４１、４２）に対応して、基板表面１０１と被覆深度１０２との間の処理表面２の上位部分２１と、被覆深度１０２とレリーフ深度１０３の間の処理表面２の下位部分２２とが配置される。
本発明の方法に従って、被覆層３が基板表面１０１上および処理表面２の上位部分２１上に形成される。前段階の少なくとも１つの前段階材料の高い粘着係数によって制限されて、被覆層３は、基板表面１０１からレリーフ深度１０３の方向に成長する。これは、全ての分子の部分的な単層に有効である。被覆層３のレリーフ深度１０３方向への成長は、制限される。そのために、例えば、高い粘着係数を有する前段階材料の処理量が制限され、その結果、単層毎の被覆層３は、被覆深度１０２まで成長しない。さらに、被覆層３の各単層のために、堆積プロセスは、被覆深度１０２への到達の際に中断され得る。
２つの場合において、図１ｂに示される被覆層３の形成される。被覆層３は、短いくさび状の移行領域３１を除いて、被覆深度１０２の上側において同一形状および同一の厚さに広がる。被覆深度１０２の下側においては、ほぼいかなる堆積も行われない。
続くプロセスステップにおいては、図１ｃに示されるように、被覆層３はエッチングおよびドーピングのマスクとして機能する。図１ｃに従って、まず下部トレンチ領域４２においてエッチングが行われる（底部エッチング）。エッチングプロセスによって、トレンチ４は、下部トレンチ領域４２において膨らむ。
その結果として、図１ｄに概略的に示される、半導体基板１１の領域１３のガス相ドーピングが、適切な後続するエッチバックを用いた先行するＨＳＧ堆積（ｈｅｍｉｓｐｈｅｒｉｃａｌ ｓｉｌｉｃｏｎ ｇｒａｉｎ）の後に行われる。このように生成されたドープ領域１３は、ＤＴ（ｄｅｅｐ ｔｒｅｎｃｈ）ＤＲＡＭメモリセルの製造の際の使用において、外部電極の低抵抗端子（ｂｕｒｉｅｄ ｐｌａｔｅ）に対応する。
続いて、上記プロセス工程においてマスクとして機能した被覆層３が除去される。図１ｅに示されるレリーフが生成される。このレリーフは、下部トレンチ領域４２のみに作用するエッチング工程、および同様に下部トレンチ領域４２のみに作用するドーピング工程によって、基板表面１０１に対して垂直方向にパターニングされる。
図２ａ〜図２ｃには、トレンチ４のパターニングのためのさらなる実施例が示される。図１のトレンチとの相違において、図２のトレンチ４は、上部トレンチ領域４１に配置されたカラー（ｃｏｌｌａｒ）４４を有する。カラーは、半導体基板１１内に埋め込まれ、トレンチ４を取り囲む。
図２ａには、上部トレンチ領域４１にカラー４４を有し、基板表面１０１から基板１内のレリーフ深度１０３まで提供されたトレンチ４が示されている。続くプロセス工程のために、トレンチ内壁４３の部分４１１は、基板表面１０１とカラー４４の上端との間においてマスクされねばならない。
続いて、トレンチ内壁４３を単に被覆深度１０２までしか被覆しないインコンフォーマル被覆層３（ｉｎｃｏｎｆｏｒｍａｌ ｌｉｎｅｒ）が生成される。続くエッチングおよびドーピング工程のために、被覆層３およびカラー４４はマスクとして機能する。エッチングおよびドーピング工程の上端の正確な位置が、カラー４４の下端によって既に確定されているため、本発明による方法は、この例のために特に適正である。基板表面１０１とカラー４４の上端の間位置するトレンチ内壁４３の部分４１１のみが、上部トレンチ領域４１において、被覆層３によって被覆される。堆積工程による、被覆深度１０２の正確な垂直方向の調整は、必要とされず、被覆層３がカラー４４の領域に重なることが確保される。フラッシュエッチング（ｂｏｔｔｌｅ ｅｔｃｈ）および続く気相ドーピングの後に、被覆層３は除去され、誘電体層（ｎｏｄｅ ｄｉｅｌｅｃｔｒｉｃ）がトレンチ内壁４３上に形成され、続いて、トレンチ４はポリシリコンによって充填される。
図３ａ〜図３ｃには、本発明の方法によるさらなる実施例として、異なる段階のスタックキャパシタの処理の経過における電極および誘電体の配置が示される。
その際、まず、半導体基板の内部および上部に、そのつどゲート誘電体５１、ゲート電極５２、およびドレイン電極とソース電極が形成されるドープ領域（５３、５４）を有するトランジスタ５のような電気的構造が形成される。スタックキャパシタは、図１のトレンチキャパシタとは異なり、半導体基板１１の表面の上あるいは上方に提供される。そのために、まず、酸化シリコンのような補助層１２が半導体基板１１上に提供される。半導体基板１１は、補助層１２とともに基板１を形成し、基板１内において、基板表面１０１からトレンチ４が提供される。
インコンフォーマルな被覆層の堆積のための本発明による方法を用いて、まず、インコンフォーマルな導電性被覆層３１およびインコンフォーマルな誘電性被覆層３２が続いて形成される。その際、インコンフォーマルな誘電性被覆層３２は、インコンフォーマルな導電性被覆層３１に比べてより深くトレンチ４内に伸びる。
生成された構造が図３ａに概略的に示される。
続いて、インコンフォーマルな誘電性被覆層３２は、ほぼトレンチ４の上端までエッチングバック（スペーサーエッチ）され、ほぼドープポリシリコンからなるコンフォーマルな導電性被覆層３３が提供される。
図３ｂは、生成された構造を示す。コンフォーマルな導電性被覆層３３によって、スタックキャパシタは、電気的にトランジスタ５のドープ領域５４に接続される。
さらなる工程において、まず、コンフォーマルな導電性被覆層３３は、ほぼトレンチ４の上端部までエッチバックされ、続いて、コンフォーマルな誘電性被覆層３４および第２のコンフォーマルな導電性被覆層３５が堆積される。図３ｃに示される構造が生成される。
第１のコンフォーマルな導電性被覆層３３は、トランジスタ５のドープ領域５４に接続された、トレンチ４内で実行されたスタックキャパシタの第１の電極（ノード電極）、を形成する。インコンフォーマルに堆積された導電性被覆層３１および第２のコンフォーマルな導電性被覆層３５は、外側および内側の対向電極を形成する。は、インコンフォーマルあるいはコンフォーマルに堆積された誘電性被覆層（３２、３４）によって、第１のコンフォーマルな導電性被覆層３３に対して絶縁されている。
インコンフォーマルな被覆層を堆積するための本発明による方法によって、かなり実質的に簡易化されたプロセスの流れが生じる。従来の方法を用いた図３ｃに示された構造の実現に対して、２つのインコンフォーマルに堆積された被覆層のための、充填材料の堆積、充填材料のエッチバック、および充填材料の完全な除去からなる多段階のプロセスシーケンスが必要でなくなる。
図４ａ〜図４ｃには、図１ａ〜図１ｅに示された本発明の方法による実施例の変形例が示される。ここでは、基板１上へのインコンフォーマルな被覆層３の堆積の前に、例えば、窒化シリコンあるいは酸化シリコンからなるコンフォーマルな、さらなる層７が、堆積によって、あるいは酸化または窒化によって、提供される。
図４ａにはトレンチ４に内張りされた、さらなる層７が示され、さらなる層７の上には、本発明による、被覆深度１０２まで堆積されたインコンフォーマルな被覆層３が配置されている。
続いて、被覆深度１０２より下部のさらなる層７は除去され、被覆深度１０２より下部に配置されたトレンチ領域４２内のトレンチ４は、エッチング（ウエットボトルエッチング）によって拡大される。続いて、インコンフォーマルに堆積された被覆層３によってマスクされて、気相ドーピングが実行される。
図４ｂに示される構造が形成され、ここで、トレンチ４は、被覆深度１０２より上部の上部トレンチ領域４１内において、さらなる層７およびその上に位置するインコンフォーマルな被覆層３によって内張りされている。下部トレンチ領域４２に接続された領域１３において、半導体基板１１はドーピングされる。
その後、インコンフォーマルな被覆層３は除去され、ＨＳＧ形成が続くエッチバックを用いて実行され、それによって図４ｃに示された構造が形成される。
トレンチ４は、上部トレンチ領域４１において、さらなる層７によって内張りされ、下部トレンチ領域４２においてＨＳＧ構造を有する。続いて、さらなる層７が除去され、誘電体が堆積される。
図１に基づいて示された方法に対する相違において、図４に示された方法に従ったＨＳＧ形成は、インコンフォーマルな被覆層の除去後において初めて実行される。それにより、インコンフォーマルな被覆層の上へのＨＳＧ構造の形成が回避される。被覆層は、例えば被覆層３の材料として例えばＡｌ２Ｏ３が選択された場合、強化されたと見なされる。
図５は、基板１内に配置されたキャパシタ構造を示す。示されたキャパシタ構造は、本発明によるインコンフォーマルな被覆層の繰り返しの堆積によって実現可能である。このキャパシタ構造に基づくキャパシタは、高信頼性、少ないリーク電流、体積に関連した高い特別の容量を有する。示されたキャパシタ構造によって、本発明による方法を使用してトレンチ内にくし状に形成された２つ以上の電極を用いて、キャパシタは、高い特別の容量を、簡易かつコスト的に有利に実現し得る。
そのために、まず、ドライエッチあるいはマクロポールによって、基板１内に、高アスペクト比を有するトレンチ４が提供される。トレンチ４は、表示断面に垂直な方向に長さ拡張を有する。このとき、キャパシタ構造は、１つあるいは多数の並行に互いに配置されたトレンチ４上に広がる。
その後、例えばキャパシタ構造の電極の接続のための構造を含む、基板１内に提供される機能的なシリコン構造がドープされる。
続いて、第１のインコンフォーマルな誘電性被覆層３２およびインコンフォーマルな導電性被覆層３１が堆積される。その際、インコンフォーマルな導電性被覆層３１は、その下に配置された第１のインコンフォーマルな誘電性被覆層３２に対して短く提供される。第２のインコンフォーマルな誘電性被覆層３２´は、外部電極を形成するインコンフォーマルな導電性被覆層３１を完全に被覆し、第１のインコンフォーマルに堆積された誘電性被覆層３２に接続するように、提供される。
最後に、コンフォーマルに堆積された導電性被覆層３３が、内部電極として提供される。内部電極の接続は、基板１のドープ領域によって、あるいは例えば基板１の表面に堆積された被覆層のパターンによって行われる。容量の増加のために、キャパシタ構造が、上記堆積工程の繰り返しのために準備される場合、十分なトレンチ幅においては、図５に示された被覆層の部分構造は、トレンチ４において繰り返し可能である。その場合、有利には、全ての各内部電極３３は、トレンチ底部において、さらなる処置を伴わず、導電性を有して接続される。コンフォーマルに堆積された導電性被覆層３３および誘電性被覆層３２´の適切なエッチバックによって、同様にさらなる処置を伴わずに、繰り返された部分構造の各外部電極３１間の導電性接続が形成される。
（実施例１）
トレンチパワートランジスタおよびＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のような縦型トランジスタ構造の処理において、ドレインゾーンのドーピングは、有利には、ドーピングバリアとして機能する本発明によるインコンフォーマルに堆積された被覆層を用いて、簡素化される。そのために、まず基板内にトレンチが提供され、そのトレンチ内に、後のプロセス経過において、各々ゲート電極が提供される。トレンチは、上部領域において、本発明によるインコンフォーマルに堆積されたドーピングバリアによって内張りされている。トレンチの上部領域は、基板内の完成された構造内に形成されたソースゾーンおよびチャネルゾーンに対向している。その後、トレンチの下部領域に接続するドレインゾーンがドーピングされ、続いてドーピングバリアが除去される。
（実施例２）
集積回路の増大する集積密度は、この処理の間に、基板表面から、既に形成された導電性領域を介して、貫通接続を上位層の下方に配置された深い層の構造へ提供することの必要性を導く。その際、導電性領域はドープ半導体領域あるいはメタライズ領域である。そのために、基板内に、開口部（チャネル）が深い層までエッチングされ、続いて導電性材料によって充填される。
開口部の形成の際の製造許容差によって、上位層の導電性領域の部分は、開口部によって露出されるため、上位層の導電性領域と深部層との間のほぼ予定されない電気的結合が生成される。
本発明に従って、開口部の形成の後、および開口部の充填の前に、必要に応じて上部層の導電性領域の露出された部分を覆う、インコンフォーマルな誘電性被覆層が、チャネルの上部層内の開口部の内壁に提供される。深部層の導電性領域が接続される開口の底部は、被覆されずに留まる。２つの導電性領域間の所望しない電気的短絡が、回避される。
本発明による方法のそのような利用の典型例は、スタックキャパシタ構造にある。スタックキャパシタ構造においては、トランジスタ構造が、キャパシタ構造および信号線（ビット線）が形成される、半導体基板とその上に位置する酸化膜との間の深部層に沿って、配置され、基板表面から酸化層を介して接続されねばならない。スルーホールのための開口のエッチングの際に、信号線は開口に対して露出され得る。本発明による方法に従うインコンフォーマルな誘電性被覆層による、信号線の下方までの領域内の開口部の内張りによって、信号線への短絡がない欠陥フリーの構造の歩留まりが、著しく向上される。
本発明による方法の第１の実施例の経過における、基板の一部の概略的な断面図を示す。 本発明による方法の第２の実施例の経過における、基板の一部の概略的な断面図を示す。 本発明による方法の第３の実施例の経過における、基板の一部の概略的な断面図を示す。 本発明による方法の第４の実施例の経過における、基板の一部の概略的な断面図を示す。 本発明によって生成されたキャパシタ構造の概略的な断面図を示す。
符号の説明
１ 基板
１０１ 基板表面
１０２ 被覆深度
１０３ レリーフ深度
１１ 半導体基板
１２ 補助層
１３ ドープ領域
２ 処理表面
２１ 上位部分
２２ 下位部分
３ 被覆層
３１ インコンフォーマルな導電性被覆層
３２、３２´ インコンフォーマルな誘電性被覆層
３３ コンフォーマルな導電性被覆層
３４ コンフォーマルな誘電性被覆層
３５ 第２のコンフォーマルな導電性被覆層
４ トレンチ
４１ 上部トレンチ領域
４１１ 部分
４２ 下部トレンチ領域
４３ トレンチ内壁
４４ カラー
５ トランジスタ
５１ ゲート誘電体
５２ ゲート電極
５３ ドープ領域
５４ ドープ領域
６ ＨＳＧ構造
７ さらなる層

Claims (29)

  1. 基板表面（１０１）からレリーフ深度（１０３）まで延びるレリーフを有する基板（１）における、水平方向の基板表面（１０１）に対して傾斜し、および／または垂直であって、かつ該基板表面（１０１）からレリーフ深度（１０３）まで延びる処理表面（２）の、そのつど、該レリーフ深度（１０３）と該基板表面（１０１）との間において設定される被覆深度（１０２）に関連する、パターニング方法において、
    処理チャンバ内におけるＡＬＤ堆積法を用いて、該基板表面（１０１）から該レリーフ深度（１０３）の方向に構成される被覆層（３）を、前駆材料から生成する工程と、
    その際、該前駆材料の少なくとも１つの堆積は、完全な被覆層（３）に対して制限され、
    それによって、被覆層（３）は、ほぼ排他的に、実質的に同一の厚さを有して、該基板表面（１０１）と該被覆深度（１０２）との間に配置された、該処理表面（２）の上位部分（２１）に提供されることを特徴とする、方法。
  2. 前記堆積法はＡＬＤ堆積法として制御され、その際、少なくとも１つの高い粘着係数を有する前記前駆材料が選定され、該高い粘着係数を有する前駆材料の吸収された分子は、本質的でない範囲において脱着され、前記被覆層（３）は、注入制御されて、前記基板表面（１０１）から前記レリーフ深度（１０３）の方向に形成されることを特徴とする、請求項１に記載の方法。
  3. 前記被覆深度（１０２）は、堆積中の、前記前駆材料の１つの濃度、該前駆材料の堆積時間、および堆積を生成する露光中の前記処理チャンバ内の処理圧力に依存して、設定されることを特徴とする、請求項１または２に記載の方法。
  4. 前記処理表面（２）の全体の被覆に必要な量に対して低減された前記前駆材料の少なくとも１つの量が供給されることにより、前記堆積は該前駆材料の少なくとも１つに制限されることを特徴とする、請求項１から３のいずれか一項に記載の方法。
  5. 前記少なくとも１つの前駆材料は、液体注入によって提供されることを特徴とする、請求項４に記載の方法。
  6. 前記処理表面（２）の全体の被覆に必要な堆積時間に対して前記前駆材料の堆積時間が低減されることにより、前記堆積は該前駆材料の少なくとも１つに制限されることを特徴とする、請求項１から５のいずれか一項に記載の方法。
  7. 前記処理表面（２）の全体の被覆に必要なチャンバ圧力に対して前記処理チャンバ内のチャンバ圧力が低減されることにより、前記堆積は前記前駆材料の少なくとも１つに制限されることを特徴とする、請求項１から６のいずれか一項に記載の方法。
  8. 前記堆積プロセスの間、前記各提供される前駆材料は、分散装置を用いて前記基板表面（１０１）上に同一に分散されることを特徴とする、請求項１から７のいずれか一項に記載の方法。
  9. 前記レリーフ深度（１０３）と前記被覆深度（１０２）との間に配置された、前記処理表面（２）の下位部分（２２）を形成する材料に対して、高いエッチング抵抗を有する前記被覆層（３）を形成する材料が提供され、
    該処理表面（２）の該下位部分（２２）を形成する材料は、該被覆層（３）に対する高い選択性を有してエッチングされ、その際、該エッチングは少なくとも部分的に該被覆層（３）によってマスクされることを特徴とする、請求項１から８のいずれか一項に記載の方法。
  10. 前記被覆層（３）のために、酸化プロセスに対して実質的に不活性の材料が提供され、
    前記レリーフ深度（１０３）と前記被覆深度（１０２）との間に配置された、前記処理表面（２）の下位部分（２２）を形成する材料は、該酸化プロセスによって酸化され、その際、該酸化プロセスは、少なくとも部分的に該被覆層（３）によってマスクされることを特徴とする、請求項１から９のいずれか一項に記載の方法。
  11. 前記被覆層（３）のために、注入プロセスに対してバリアとして適正な材料が提供され、
    前記レリーフ深度（１０３）と前記被覆深度（１０２）との間に配置された、前記処理表面（２）の下位部分（２２）を形成する材料は、該注入プロセスによって注入され、その際、該注入プロセスは、少なくとも部分的に該被覆層（３）によってマスクされることを特徴とする、請求項１から１０のいずれか一項に記載の方法。
  12. 前記被覆層（３）は、少なくともマスクの一部として使用された後に除去されることを特徴とする、請求項１から１１のいずれか一項に記載の方法。
  13. 前記被覆層（３）の堆積の前に、少なくとも１つのさらなる層（７）が前記基板（１）上に提供されることを特徴とする、請求項１から１２のいずれか一項に記載の方法。
  14. 前記さらなる層（７）の材料は、酸化シリコンあるいは窒化シリコンが提供されることを特徴とする、請求項１３に記載の方法。
  15. 前記被覆層（３）の材料として、１つの材料が、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＴｉＮ、ＷＮ、ＳｉＮ、ＳｉＯ２およびＬａＯ２よりなる群から選択されることを特徴とする、請求項１から１４のいずれか一項に記載の方法。
  16. 前記被覆層（３）の材料としてＡｌ２Ｏ３が選択され、第１の前駆材料としてトリメチルアルミニウムが選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択されることを特徴とする、請求項１５に記載の方法。
  17. 前記被覆層（３）の材料としてＨｆＯ３が選択され、第１の前駆材料としてＨｆＣｌ４、Ｈｆ−ｔ−ブトキシド、Ｈｆ−ジ−メチルアミド、Ｈｆ−エチル−メチルアミド、Ｈｆ−ジ−エチルアミドあるいはＨｆ（ＭＭＰ）４が選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択されることを特徴とする、請求項１５に記載の方法。
  18. 前記被覆層（３）の材料としてＺｒＯ２が選択され、第１の前駆材料としてＺｒＣｌ４あるいは有機Ｚｒ化合物が選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択されることを特徴とする、請求項１５に記載の方法。
  19. 前記被覆層（３）の材料としてＴｉＯ２が選択され、第１の前駆材料としてＴｉＣｌ４、Ｔｉ（ＯＣ２Ｈ５）４、Ｔｉ（ＯＣＨ（ＣＨ３）２）４が選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択されることを特徴とする、請求項１５に記載の方法。
  20. 前記被覆層（３）の材料としてＴｉＮが選択され、第１の前駆材料としてＴｉＣｌ４が選択され、第２の前駆材料としてＮＨ３が選択されることを特徴とする、ことを特徴とする、請求項１５に記載の方法。
  21. 前記被覆層（３）の材料としてＷＮが選択され、第１の前駆材料としてＷＦ６が選択され、第２の前駆材料としてＮＨ３が選択されることを特徴とする、請求項１５に記載の方法。
  22. 前記被覆層（３）の材料としてＳｉＮが選択され、第１の前駆材料としてＳｉＨ２Ｃｌ２が選択され、第２の前駆材料としてＮＨ３および／またはＮ２Ｈ４が選択されることを特徴とする、請求項１５に記載の方法。
  23. 前記被覆層（３）の材料としてＳｉＯ２が選択され、第１の前駆材料としてＳｉ（ＮＣＯ）４あるいはＣＨ３ＯＳｉ（ＮＣＯ）３が選択され、第２の前駆材料としてＨ２Ｏおよび／またはＯ３が選択されることを特徴とする、請求項１５に記載の方法。
  24. 前記基板（１）内のレリーフのために、高いアスペクト比を有するトレンチ（４）が形成されることを特徴とする、請求項１から２３のいずれか一項に記載の方法。
  25. 前記トレンチ（４）は機能的にキャパシタに形成されることを特徴とする、請求項２４に記載の方法。
  26. 基板（１）内に形成されたトレンチ（４）の下部トレンチ領域（４２）内に、酸化層を配置する方法であって、
    請求項１から８のいずれか一項に記載の方法に従って、上部トレンチ領域（４１）内に被覆層（３）を形成することと、
    該下部トレンチ領域（４２）内にトレンチ壁（４３）を形成する材料の酸化プロセスを制御することと、
    該被覆層（３）を除去することと
    を包含する、方法。
  27. 請求項１から８のいずれか一項に記載の方法に従って、上部トレンチ領域（４１）内に被覆層（３）を形成することによって、基板（１）内に形成されたトレンチ（４）の上部トレンチ領域（４３）内に、酸化層を配置する方法。
  28. 基板（１）内にキャパシタを製造する方法であって、
    １）該基板（１）を準備する工程と、
    ２）該基板（１）内にトレンチ（４）を提供する工程と、
    ３）請求項１から８のいずれか一項に記載の方法に従って、第１のインコンフォーマルな誘電体被覆層（３２）を堆積する工程と、
    ４）請求項１から８のいずれか一項に記載の方法に従って、該第１のインコンフォーマルな誘電体被覆層（３２）を完全に被覆しない、インコンフォーマルな導電性の被覆層（３１）を堆積する工程と、
    ５）請求項１から８のいずれか一項に記載の方法に従って、該インコンフォーマルな導電性の被覆層（３１）を完全に被覆する第２のインコンフォーマルな誘電体被覆層（３２´）を堆積する工程と、
    ６）請求項１から８のいずれか一項に記載の方法に従って、コンフォーマルな導電性の被覆層（３３）を堆積する工程と
    を包含する、方法。
  29. 前記工程３から前記工程６までの連続する工程は、少なくとも１回繰り返されることを特徴とする、請求項２８に記載の方法。
JP2004528398A 2002-07-30 2003-07-21 インコンフォーマルな堆積を用いて半導体プロセス技術において基板を垂直にパターニングする方法 Pending JP2006500763A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10234735A DE10234735A1 (de) 2002-07-30 2002-07-30 Verfahren zum vertikalen Strukturieren von Substraten in der Halbleiterprozesstechnik mittels inkonformer Abscheidung
PCT/DE2003/002438 WO2004017394A1 (de) 2002-07-30 2003-07-21 Verfahren zum vertikalen strukturieren von substraten in der halbleiterprozesstechnik mittels inkonformer abscheidung

Publications (1)

Publication Number Publication Date
JP2006500763A true JP2006500763A (ja) 2006-01-05

Family

ID=30128527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004528398A Pending JP2006500763A (ja) 2002-07-30 2003-07-21 インコンフォーマルな堆積を用いて半導体プロセス技術において基板を垂直にパターニングする方法

Country Status (7)

Country Link
US (1) US7344953B2 (ja)
EP (1) EP1525610A1 (ja)
JP (1) JP2006500763A (ja)
KR (1) KR100615743B1 (ja)
DE (1) DE10234735A1 (ja)
TW (1) TWI236706B (ja)
WO (1) WO2004017394A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194009A (ja) * 2008-02-12 2009-08-27 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2021509726A (ja) * 2018-01-04 2021-04-01 マジック リープ， インコーポレイテッドＭａｇｉｃ Ｌｅａｐ，Ｉｎｃ． 無機材料を組み込むポリマー構造に基づく光学要素
JP2022118060A (ja) * 2020-09-18 2022-08-12 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345461B3 (de) * 2003-09-30 2005-08-11 Infineon Technologies Ag Selektive sequentielle Gasphasenabscheidung und Verfahren zur Ausbildung von Kragenstrukturen für Lochgräben in Halbleitersubstraten
DE102004002242B4 (de) 2004-01-15 2008-03-20 Qimonda Ag Verfahren zum Herstellen einer Halbleiterstruktur mit Kornelementen für einen Kondensator einer Speicherzelle
DE102004022602A1 (de) * 2004-05-07 2005-12-15 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators, Verfahren zur Herstellung einer Speicherzelle, Grabenkondensator und Speicherzelle
US6930055B1 (en) * 2004-05-26 2005-08-16 Hewlett-Packard Development Company, L.P. Substrates having features formed therein and methods of forming
US7122439B2 (en) * 2004-11-17 2006-10-17 International Business Machines Corporation Method of fabricating a bottle trench and a bottle trench capacitor
US7608549B2 (en) 2005-03-15 2009-10-27 Asm America, Inc. Method of forming non-conformal layers
US20060234441A1 (en) * 2005-04-13 2006-10-19 Promos Technologies Inc. Method for preparing a deep trench
US7402860B2 (en) * 2005-07-11 2008-07-22 Infineon Technologies Ag Method for fabricating a capacitor
US7902605B2 (en) * 2005-12-06 2011-03-08 St Microelectronics Sa Resistor in an integrated circuit
DE102006027932A1 (de) 2006-06-14 2007-12-20 Aixtron Ag Verfahren zum selbstlimitierenden Abscheiden ein oder mehrerer Monolagen
US7615444B2 (en) * 2006-06-29 2009-11-10 Qimonda Ag Method for forming a capacitor structure
US7573420B2 (en) * 2007-05-14 2009-08-11 Infineon Technologies Ag RF front-end for a radar system
US8198663B2 (en) * 2008-07-29 2012-06-12 International Business Machines Corporation Structure for dual contact trench capacitor and structure thereof
US7897473B2 (en) 2008-07-29 2011-03-01 International Business Machines Corporation Method of manufacturing a dual contact trench capacitor
US8384140B2 (en) 2008-07-29 2013-02-26 International Business Machines Corporation Structure for dual contact trench capacitor and structure thereof
US7759189B2 (en) * 2008-07-29 2010-07-20 International Business Machines Corporation Method of manufacturing a dual contact trench capacitor
US8143135B2 (en) 2009-10-08 2012-03-27 International Business Machines Corporation Embedded series deep trench capacitors and methods of manufacture
US7923313B1 (en) 2010-02-26 2011-04-12 Eastman Kodak Company Method of making transistor including reentrant profile
US8803203B2 (en) 2010-02-26 2014-08-12 Eastman Kodak Company Transistor including reentrant profile
US8383469B2 (en) 2011-01-07 2013-02-26 Eastman Kodak Company Producing transistor including reduced channel length
US8304347B2 (en) 2011-01-07 2012-11-06 Eastman Kodak Company Actuating transistor including multiple reentrant profiles
US7985684B1 (en) 2011-01-07 2011-07-26 Eastman Kodak Company Actuating transistor including reduced channel length
US8847226B2 (en) 2011-01-07 2014-09-30 Eastman Kodak Company Transistor including multiple reentrant profiles
US8409937B2 (en) 2011-01-07 2013-04-02 Eastman Kodak Company Producing transistor including multi-layer reentrant profile
US8338291B2 (en) 2011-01-07 2012-12-25 Eastman Kodak Company Producing transistor including multiple reentrant profiles
US8847232B2 (en) 2011-01-07 2014-09-30 Eastman Kodak Company Transistor including reduced channel length
US8492769B2 (en) 2011-01-07 2013-07-23 Eastman Kodak Company Transistor including multi-layer reentrant profile
US8637355B2 (en) 2011-08-26 2014-01-28 Eastman Kodak Company Actuating transistor including single layer reentrant profile
US8617942B2 (en) 2011-08-26 2013-12-31 Eastman Kodak Company Producing transistor including single layer reentrant profile
US8592909B2 (en) 2011-08-26 2013-11-26 Eastman Kodak Company Transistor including single layer reentrant profile
US8803227B2 (en) 2011-09-29 2014-08-12 Eastman Kodak Company Vertical transistor having reduced parasitic capacitance
US8865576B2 (en) 2011-09-29 2014-10-21 Eastman Kodak Company Producing vertical transistor having reduced parasitic capacitance
CN102496568B (zh) * 2011-12-27 2014-01-01 上海先进半导体制造股份有限公司 沟槽功率器件结构的制造方法
CN102496573B (zh) * 2011-12-28 2014-01-01 上海先进半导体制造股份有限公司 沟槽绝缘栅型双极晶体管的制作方法
US9502653B2 (en) * 2013-12-25 2016-11-22 Ignis Innovation Inc. Electrode contacts
US9425078B2 (en) * 2014-02-26 2016-08-23 Lam Research Corporation Inhibitor plasma mediated atomic layer deposition for seamless feature fill
US9142647B1 (en) * 2014-03-06 2015-09-22 Eastman Kodak Company VTFT formation using selective area deposition
US9728501B2 (en) 2015-12-21 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US9984923B2 (en) * 2016-06-30 2018-05-29 International Business Machines Corporation Barrier layers in trenches and vias
US10224414B2 (en) * 2016-12-16 2019-03-05 Lam Research Corporation Method for providing a low-k spacer
US10896823B2 (en) 2018-11-21 2021-01-19 Thomas E. Seidel Limited dose atomic layer processes for localizing coatings on non-planar surfaces
CN111799329A (zh) 2019-04-08 2020-10-20 三星电子株式会社 半导体器件
WO2021024042A2 (en) 2019-07-17 2021-02-11 Seidel Thomas E Limited dose and angle directed beam assisted ale and ald processes for localized coatings on non-planar surfaces
IT201900013416A1 (it) 2019-07-31 2021-01-31 St Microelectronics Srl Dispositivo di potenza a bilanciamento di carica e procedimento di fabbricazione del dispositivo di potenza a bilanciamento di carica
CN112466747B (zh) * 2019-09-06 2022-10-21 芯恩（青岛）集成电路有限公司 沟槽栅及沟槽栅功率器件的制作方法
DE102020204651A1 (de) * 2020-04-09 2021-10-14 Lts Lohmann Therapie-Systeme Ag Einrichtung zum Herstellen von Mikro-Arrays sowie Verfahren zum Herstellen eines Mikro-Arrays

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232171B1 (en) * 1999-01-11 2001-05-15 Promos Technology, Inc. Technique of bottle-shaped deep trench formation
DE10019090A1 (de) * 2000-04-12 2001-10-25 Infineon Technologies Ag Grabenkondensator sowie dazugehöriges Herstellungsverfahren
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
DE10034003A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
DE10130936B4 (de) 2001-06-27 2004-04-29 Infineon Technologies Ag Herstellungsverfahren für ein Halbleiterbauelement mittels Atomschichtabscheidung/ALD
AU2003228402A1 (en) * 2002-03-28 2003-10-13 President And Fellows Of Harvard College Vapor deposition of silicon dioxide nanolaminates
US7160577B2 (en) * 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US6759292B2 (en) * 2002-10-30 2004-07-06 Infineon Technologies Ag Method for fabricating a trench capacitor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194009A (ja) * 2008-02-12 2009-08-27 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP2021509726A (ja) * 2018-01-04 2021-04-01 マジック リープ， インコーポレイテッドＭａｇｉｃ Ｌｅａｐ，Ｉｎｃ． 無機材料を組み込むポリマー構造に基づく光学要素
US11954809B2 (en) 2018-01-04 2024-04-09 Magic Leap, Inc. Optical elements based on polymeric structures incorporating inorganic materials
JP7474696B2 (ja) 2018-01-04 2024-04-25 マジック リープ， インコーポレイテッド 無機材料を組み込むポリマー構造に基づく光学要素
JP2022118060A (ja) * 2020-09-18 2022-08-12 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
JP7315756B2 (ja) 2020-09-18 2023-07-26 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Also Published As

Publication number Publication date
WO2004017394A1 (de) 2004-02-26
EP1525610A1 (de) 2005-04-27
DE10234735A1 (de) 2004-02-12
TW200403724A (en) 2004-03-01
US20050164464A1 (en) 2005-07-28
KR100615743B1 (ko) 2006-08-25
TWI236706B (en) 2005-07-21
US7344953B2 (en) 2008-03-18
KR20050026050A (ko) 2005-03-14

Similar Documents

Publication Publication Date Title
JP2006500763A (ja) インコンフォーマルな堆積を用いて半導体プロセス技術において基板を垂直にパターニングする方法
JP3654585B2 (ja) 半導体構造素子の製造方法
KR100737304B1 (ko) 텍스처 커패시터 전극 위의 컨포멀 박막
US7153786B2 (en) Method of fabricating lanthanum oxide layer and method of fabricating MOSFET and capacitor using the same
KR100207444B1 (ko) 반도체 장치의 고유전막/전극 및 그 제조방법
KR100728959B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100722772B1 (ko) 박막 구조물 및 이의 박막 구조물 형성 방법과, 커패시터및 이의 커패시터 형성 방법
JP2004311937A (ja) 誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置
US7923343B2 (en) Capacitor of semiconductor device and method for forming the same
US20030114018A1 (en) Method for fabricating a semiconductor component
US6949269B2 (en) Method for producing vertical patterned layers made of silicon dioxide
US20080054400A1 (en) Capacitor and method of manufacturing the same
US20170309491A1 (en) Method of forming tungsten film and method of fabricating semiconductor device using the same
JP4583531B2 (ja) 反応物質の流入を変化させることにより堆積された層を有する半導体デバイスを形成する方法。
US20120273921A1 (en) Semiconductor device and method for fabricating the same
US7087485B2 (en) Method of fabricating an oxide collar for a trench capacitor
US20030235947A1 (en) Method for fabricating capacitor in semiconductor device
US20080081409A1 (en) Method of Manufacturing Memory Device
KR100401525B1 (ko) 캐패시터 및 그 제조방법
KR100826978B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100680962B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100745068B1 (ko) 금속막전극을 갖는 반도체소자의 커패시터 형성방법
KR101026477B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100387262B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR20030050052A (ko) 캐패시터 및 그 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081006

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090303