JP2006319253A - 電子部品実装体の製造方法 - Google Patents

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Abstract

【課題】転写型を用いて形成した微細な導電体を介して接続する電子部品実装体の製造方法を提供することを目的とする。
【解決手段】２段以上の形状の凹部１１０を備える転写型１００の凹部１１０に導電性材料１４０を充填する工程と、導電性材料１４０の硬化収縮により導電体１６０を形成し、凹部１１０に空間部１７０を形成する工程と、空間部１７０に第１の絶縁性樹脂１８０を充填する工程と、配線基板の接続端子と転写型１００の凹部１１０とを位置合わせし、第１の絶縁性樹脂１８０が半硬化状態にする工程と、転写型１００を剥離し、配線基板の導電体１６０が形成された面に第２の絶縁性樹脂を形成する工程と、導電体１６０と対向して、電子部品の電極端子を位置合わせし、導電体１６０で接続端子と電極端子を接続し、さらに第２の絶縁性樹脂を硬化する工程により電子部品実装体を作製する。
【選択図】図１

Description

本発明は、電子部品の電極端子や配線基板の接続端子に形成される微細な導電体を介して接続する電子部品実装体の製造方法に関する。
近年、携帯型端末などの電子機器の高機能化や軽薄短小化の要求にともない、半導体チップなどの電子部品の高密度集積化や高密度実装化が要望され、これらの電子部品として用いられる半導体パッケージのさらなる小型化、多ピン化が進んできている。さらに、半導体パッケージの小型化にともなって、従来のようなリードフレームを使用した形態では小型化に限界がきている。
そのため、最近では回路基板上に半導体チップを実装したものとしてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）などのエリア実装型の半導体パッケージが主流となっている。これらの半導体パッケージにおいて、半導体チップに電極と導体配線で構成される基板の端子との電気的接続方法として、ワイヤーボンディング方式やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式、さらにＦＣ（Ｆｌｉｐ Ｃｈｉｐ）接続方式などが知られている。
特に、半導体パッケージの小型化に有利なＦＣ接続方式を用いたＢＧＡやＣＳＰの構造が提案されている。
例えば、ＦＣ接続方式は、一般に、半導体チップの電極に予めバンプと呼ばれる突起電極を形成しておき、このバンプと基板上の端子を位置合わせして熱圧着などにより接続する方式である。
そして、半導体チップに予めバンプを形成する方法としては、電解めっきによる方法とスタッドバンプによる方法などがある。電解めっきでバンプを形成する方法では、バンプをはんだだけで所望の大きさに形成するため、製造時間や製造コストが掛かるという課題があった。また、電解めっきではめっき槽の電流分布を完全に均一にするのが困難であるため、形成したバンプの大きさにばらつきが生じてしまう。バンプの大きさのばらつきは、めっき時間が長いほど顕著になるため、バンプをはんだだけで形成する方法では、製造時間や製造コストなどの課題を解決することが困難である。また、バンプの接続部分の耐湿信頼性を確保するために、例えば銅などの金属コアを有するバンプが開発されているが、製造工程が複雑となるなど製造コストがさらに掛かってしまうという課題があった。
一方、スタッドバンプは、半導体チップの電極に金ワイヤーをボンディングし、切断することにより形成するものである。この方法では、半導体チップの電極に１つ１つバンプを形成するため、製造時間が掛かる。さらに、バンプに使用される金ワイヤーの価格が高いため製造コストが掛かってしまうという課題があった。
そこで、上記課題を解決するために、バンプを半導体チップの電極に一括して形成する転写バンプ方式が開発されている。これは、シート状のベースに、はんだバンプを形成した転写バンプシートと半導体チップとを位置合わせし、加熱および加圧することにより、転写バンプシート側のバンプが半導体チップ側に一括転写するものが開示されている（例えば、特許文献１および特許文献２参照）。
また、銅コアはんだバンプにより、はんだ接続部分の耐湿信頼性を確保しつつ、一括転写するものも開示されている（例えば、特許文献３参照）。
特開平５−１６６８８０号公報 特開平９−１５３４９５号公報 特開２０００−２８６２８２号公報
しかしながら、上記特許文献１および特許文献２に示されているバンプ９００は、図８（ａ）に示すように、はんだの表面張力により、基板９１０の電極９２０の上に球状に形成される。そのため、溶融前のはんだの量がばらついた場合や形成される電極面積などが異なる場合には、バンプ９００の形状（特に、高さなど）がばらつくという課題がある。
また、図８（ｂ）に示すように、バンプ９００の形状が球状であるため、電子部品９３０の接続電極９４０と接続した場合、太鼓形状９５０となる。そのため、バンプ９００と電子部品９３０の接続電極９４０との接続部分に応力が集中し、接続電極９４０の界面での剥離やクラックなどが発生するという課題がある。
さらに、バンプ９００の形状が太鼓形状９５０となるため、隣接するバンプ９００間が、図８（ｃ）に示すように短絡９６０する可能性があるため、電極９２０の間隔を狭くすることができない。また、接続する電極９２０のピッチを微細化する場合には、バンプ９００の形状を小さくすれば可能であるが、半導体チップのなどの電子部品９３０の反りなどを吸収することができないため、接続の信頼性を確保することが困難である。
また、上記特許文献３に示されているはんだバンプでは、転写シート上に金属層とはんだ層を積層した導電端子を半導体チップなどの接続電極に導電端子のはんだ層側と接続するように加熱・加圧する。そして、はんだ層を溶融させて、金属層の周囲にはんだ層が回り込んだ状態にした後、転写シートを除去し、はんだバンプを一括に形成するものである。しかし、はんだ層の溶融によりはんだバンプの形状が大きくなるため、微細なはんだバンプの形成に課題がある。さらに、はんだ層が金属層の周囲に回り込まない場合には、基板の電極と、例えば銅などの金属を溶融させて接続することは困難であり、接続信頼性を確保するのが困難である。
また、導電端子は、銅箔に転写シートとなる樹脂層を塗布し、硬化後、銅箔上にドライフィルムの積層、露光、現像の工程後に、はんだ層を電解めっきで形成する。そして、ドライフィルムを剥離および銅箔のエッチングすることにより柱状の導電端子が形成される。そのため、製造工程が複雑となり、生産性や製造コストの点で課題がある。また、エッチング処理するため、廃液の処理などの問題も発生する。
本発明は、上記の従来の課題を解決するためになされたもので、微細な導電体で配線基板と電子部品を接続する電子部品実装体の製造方法を提供することを目的とする。
上述したような課題を解決するために、本発明の電子部品実装体の製造方法は、複数の接続端子が設けられている配線基板と、接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、複数の接続端子に対応する２段以上の形状の凹部を備える転写型の凹部に、導電性材料を充填する工程と、導電性材料を加熱した後、硬化させることにより導電体を形成し、導電性材料の硬化収縮により凹部に空間部を形成する工程と、空間部に第１の絶縁性樹脂を充填する工程と、接続端子に対向して転写型の凹部を位置合わせして載置する工程と、少なくとも第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、転写型を剥離する工程と、配線基板の導電体が形成された面に第２の絶縁性樹脂を形成する工程と、導電体と対向して、電子部品の電極端子を位置合わせする工程と、導電体を介して、接続端子と電極端子を接続するとともに、第２の絶縁性樹脂を硬化する工程とを具備する。
また、本発明の電子部品実装体の製造方法は、複数の接続端子が設けられている配線基板と、接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、複数の電極端子に対応する２段以上の形状の凹部を備える転写型の凹部に、導電性材料を充填する工程と、導電性材料を加熱した後、硬化させることにより導電体を形成し、導電性材料の硬化収縮により凹部に空間部を形成する工程と、空間部に第１の絶縁性樹脂を充填する工程と、電極端子に対向して転写型の凹部を位置合わせして載置する工程と、少なくとも第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、転写型を剥離する工程と、配線基板の電極端子が形成された面に第２の絶縁性樹脂を形成する工程と、導電体と対向して、配線基板の接続端子を位置合わせする工程と、導電体を介して、接続端子と電極端子を接続するとともに、第２の絶縁性樹脂を硬化する工程とを具備する。
また、本発明の電子部品実装体の製造方法は、複数の接続端子が設けられている配線基板と、接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、複数の接続端子に対応する２段以上の形状の凹部を備える転写型の凹部に、導電性材料を充填する工程と、導電性材料を加熱した後、硬化させることにより導電体を形成し、導電性材料の硬化収縮により凹部に空間部を形成する工程と、空間部に第１の絶縁性樹脂を充填する工程と、接続端子に対向して転写型の凹部を位置合わせして載置する工程と、少なくとも第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、転写型を剥離する工程と、導電体と対向して、電子部品の電極端子を位置合わせする工程と、導電体を介して、接続端子と電極端子を接続する工程と、接続端子と電極端子の隙間に、第２の絶縁性樹脂を注入し、第２の絶縁性樹脂を硬化する工程とを具備する。
また、本発明の電子部品実装体の製造方法は、複数の接続端子が設けられている配線基板と、接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、複数の電極端子に対応する２段以上の形状の凹部を備える転写型の凹部に、導電性材料を充填する工程と、導電性材料を加熱した後、硬化させることにより導電体を形成し、導電性材料の硬化収縮により凹部に空間部を形成する工程と、空間部に第１の絶縁性樹脂を充填する工程と、電極端子に対向して転写型の凹部を位置合わせして載置する工程と、少なくとも第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、転写型を剥離する工程と、導電体と対向して、配線基板の接続端子を位置合わせする工程と、導電体を介して、接続端子と電極端子を接続する工程と、接続端子と電極端子の隙間に、第２の絶縁性樹脂を注入し、第２の絶縁性樹脂を硬化する工程とを具備する。
さらに凹部が、皿ビス形状であってもよい。
これらの方法により、第１の絶縁性樹脂に仮固定した状態で導電体を転写できるため、微細なピッチで接続された電子部品実装体を容易に作製できる。また、転写型の凹部により導電体の高さを均一にできるとともに、アスペクト比の大きな導電体を自由に形成することができる。
さらに、接続端子と電極端子を接続する工程が、圧着、圧接または超音波接合であってもよい。
この方法により、接続端子と電極端子との接続が容易で、生産性よく電子部品実装体を作製できる。
さらに、接続端子と電極端子を接続する工程が、導電体の再溶融により行われてもよい。
さらに、導電性材料が、はんだ粉またははんだペーストであってもよい。
これらの方法により、強固な接続を実現するとともに、接続の安定性などの信頼性に優れた電子部品実装体を作製できる。
さらに、第１の絶縁性樹脂と第２の絶縁性樹脂が、熱硬化性樹脂からなってもよい。
さらに、第１の絶縁性樹脂と第２の絶縁性樹脂が、同じ樹脂材料からなってもよい。
これらの方法により、導電体を固定すると同時に、配線基板と電子部品とを固着することにより電気的に接続することができるため、電子部品実装体を生産性よく作製できる。
さらに、第１の絶縁性樹脂および第２の絶縁性樹脂の少なくとも一方は、フラックスを含んでもよい。
これにより、導電体の再溶融時の濡れ性を確保することができる。
さらに、転写型が、低い弾性率および高い離型性を有する転写型樹脂であってもよい。
さらに、転写型樹脂が、熱硬化性シリコーン樹脂であってもよい。
これらの方法により、微細で均一な形状を有する導電体を容易に形成することができる。
本発明によれば、転写型を用いて、電子部品の電極端子や配線基板の接続端子に微細な導電体を形成できるという大きな効果を奏する。また、導電体を介して、狭ピッチで多数の接続端子と電極端子との接続を高い信頼性で実現できるという大きな効果もある。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
図１と図２は、本発明の実施の形態１に係る電子部品実装体の製造方法を説明する工程断面図である。
まず、図１（ａ）に示すように、例えば断面が皿ビス形状などの２段以上の形状を有する凹部１１０が形成された転写型１００を用意する。そして、転写型１００の凹部１１０は、導電体形成用孔１２０と導電体保持用孔１３０を備えている。さらに、転写型１００は、例えば熱硬化性シリコーン樹脂などからなる低弾性率で高い離型性を有する転写型樹脂で形成されている。この理由は、第１に、シリコーン樹脂であるために、導電性樹脂やはんだに対する離型性に優れている。第２に、低弾性であるために、凹部に形成された複雑な形状の転写物でも変形などによるダメージを与えることなく剥離することができる。さらに、反りのある基板などに対しても、容易に反りに応じて変形し転写が可能であるなどの利点を有することによるものである。
ここで、転写型１００の凹部１１０は、例えば断面が皿ビス形状などの２段以上の形状に形成した凹部１１０に対応する凸部を有する金型を用いて、転写型樹脂にインプリント法や注型法により形成できる。具体的には、例えば、金型に熱硬化性シリコーン樹脂などの転写型樹脂を流し込み、温度１５０℃、０．５時間の条件で硬化することにより形成することができる。
なお、凹部１１０は、例えば直径１０μｍ〜３００μｍ、高さ１０μｍ〜３００μｍ、アスペクト比０．２〜１０程度である。さらに、転写型１００の少なくとも凹部１１０に、さらに離型性を高めるために、例えばシリコーン系離型剤、フッ素系離型剤などを塗布してもよい。
つぎに、図１（ｂ）に示すように、転写型１００の凹部１１０内で、少なくとも導電体形成用孔１２０は充填するように、例えばはんだ粉やペースト状のはんだなどからなる導電性材料１４０の一定量が、例えばスキージ１５０などにより充填される。その結果、図１（ｃ）に示すように、転写型１００の凹部１１０に、導電性材料１４０が充電された転写型１００が作製される。なお、導電性材料１４０は、導電フィラーを主体とする熱硬化性樹脂からなる導電性樹脂でもよい。
つぎに、図１（ｄ）に示すように、導電性材料の融点以上の温度（１５０℃〜２５０℃程度）に加熱して、導電性材料を溶融させる。例えば、Ｉｎ−Ｓｎからなるはんだ粉の場合、１５０℃程度に加熱することにより、溶融させることができる。これにより、凹部１１０内で一旦溶融した後、自由表面が表面張力により半球状になった導電体１６０が形成される。このとき、導電性材料の体積収縮により、転写型１００の凹部１１０の導電体保持用孔１３０程度の空間部１７０が形成される。なお、導電性材料が導電性樹脂の場合、その硬化温度以上に加熱することになる。例えば、熱硬化性樹脂がエポキシ樹脂の場合、加熱温度１６０℃で、加熱時間６０分程度である。
つぎに、図１（ｅ）に示すように、空間部１７０に第１の絶縁性樹脂１８０を、例えばスキージ１５０などにより充填する。ここで、第１の絶縁性樹脂１８０の硬化温度は、導電体１６０の融点や硬化温度より低いものが好ましい。なお、第１の絶縁性樹脂１８０は、例えば熱硬化性樹脂を含む接着剤が用いられる。そして、熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリウレタン樹脂、メラミン樹脂や尿素樹脂などの内の１種もしくは２種以上の混合系が用いられる。
以上の工程により、図１（ｆ）に示すように、転写型１００の凹部１１０に導電体１６０と導電体１６０を保持するための第１の絶縁性樹脂１８０が充填された、転写型の中間構造体１９０が作製される。
以下に、図２を用いて、図１（ｆ）に示す転写型の中間構造体１９０が作製された以降の製造方法について説明する。
つぎに、図２（ａ）に示すように、複数の接続端子２１０が形成された配線基板２００の接続端子２１０と転写型の中間構造体１９０の凹部１１０面とを位置合わせする。
つぎに、図２（ｂ）に示すように、配線基板２００の接続端子２１０と対向して転写型の中間構造体１９０を載置する。この状態で、第１の絶縁性樹脂１８０の硬化温度以下の温度で加熱し、第１の絶縁性樹脂１８０を半硬化状態とする。例えば、第１の絶縁性樹脂１８０がエポキシ樹脂の場合には、加熱温度１２０℃、加熱時間６０分程度である。これらの条件は、第１の絶縁性樹脂１８０の材料により異なるが、第１の絶縁性樹脂１８０の硬化温度以下で、かつ導電体１６０の融点以下であることが好ましい。また、第１の絶縁性樹脂１８０の半硬化状態とは、転写型１００の剥離時に導電体１６０や第１の絶縁性樹脂１８０が接続端子２１０の転写される付着強度を有する状態である。
つぎに、図２（ｃ）に示すように、転写型を剥離することにより配線基板２００の接続端子２１０の上に、半硬化状態の第１の絶縁性樹脂１８０で保持された導電体１６０が転写される。
つぎに、図２（ｄ）に示すように、半硬化状態の第１の絶縁性樹脂１８０で保持された導電体１６０が転写された配線基板２００の接続端子２１０の上に第２の絶縁性樹脂２２０を形成する。そして、第２の絶縁性樹脂２２０は、少なくとも導電体１６０の高さ程度の厚みに形成することが好ましい。これは、導電体１６０の高さより薄いと、例えば半導体チップと配線基板とを固着するためのアンダーフィル材として用いることができないからである。ここで、第２の絶縁性樹脂２２０は、第１の絶縁性樹脂１８０と同様な、例えば熱硬化性樹脂を含む接着剤を用いることができる。そして、熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリウレタン樹脂、メラミン樹脂や尿素樹脂などの内の１種もしくは２種以上の混合系が用いられる。
つぎに、図２（ｅ）に示すように、複数の電極端子２４０を備えた、例えば半導体チップなどの電子部品２３０の電極端子２４０を配線基板２００の接続端子２１０の上に保持された導電体１６０の上に位置合わせし、載置する。そして、電子部品２３０の電極端子２４０と配線基板２００の接続端子２１０とが導電体１６０を介して接続するように加圧し、圧接または圧着する。このとき、導電体１６０の先端部は山型や半球状であるため、低い圧力で、例えば、接続端子２１０や電極端子２４０と接続することができる。また、導電体１６０の先端部に加圧力が集中し、接続端子２１０や電極端子２４０の食い込んだ状態にできるため、安定した接続が可能となる。
そして、図２（ｆ）に示すように、電子部品２３０の電極端子２４０と配線基板２００の接続端子２１０とを導電体１６０を介して圧接した状態で、第１の絶縁性樹脂および第２の絶縁性樹脂の硬化温度以上で加熱し硬化させる。これにより、電子部品２３０と配線基板２００が電気的に接続された電子部品実装体２５０が作製される。
本発明の実施の形態１によれば、半硬化状態の第１の絶縁性樹脂に仮固定して導電体を転写できるため、微細なピッチで接続された電子部品実装体を容易に作製できる。また、転写型の凹部内ではんだ粉を溶融させて導電体を形成するため、均一な形状の導電体を形成できる。さらに、転写型の凹部の形状により、導電体の形状を自由に設計できる。そのため、例えば導電体の先端を山型とすることにより、低加重での接続を可能とし、圧接時に電子部品などのクラックの発生を大幅に低減することができる。
なお、本発明の実施の形態１では、第１の絶縁性樹脂と第２の絶縁性樹脂が異なる樹脂材料で形成される例で説明したが、これに限られない。例えば、第１の絶縁性樹脂と第２の絶縁性樹脂が同じでもよい。これにより、接着性や硬化温度の差を考慮することなく作製できるため、生産性に優れたものとできる。
また、本発明の実施の形態１では、転写型の凹部を皿ビス形状などの２段以上の形状を例に説明したが、これに限られない。例えば、円錐や角錐形状でもよく、複数の導電体を均一に形成できる形状であれば、特に制限されない。
以下に、図３を用いて、本発明の実施の形態１に係る電子部品実装体の製造方法の変形例について説明する。
図３において、実施の形態１とは、図２以降に示す製造工程において、電子部品の電極端子に導電体を転写した点で異なるものである。他の工程は、図２と同様であり、説明は省略する。
つまり、まず、図３（ａ）に示すように、図１（ｆ）の転写型の中間構造体１９０の凹部面と、複数の電極端子３１０が形成された、例えば半導体チップなどの電子部品３００の電極端子３１０とを位置合わせする。
つぎに、図３（ｂ）に示すように、電子部品３００の電極端子３１０と転写型の中間構造体１９０の凹部１１０面とを対向させて載置する。この状態で、第１の絶縁性樹脂１８０の硬化温度以下の温度で加熱し、第１の絶縁性樹脂１８０を半硬化状態とする。例えば、第１の絶縁性樹脂１８０がエポキシ樹脂の場合には、加熱温度１２０℃、加熱時間６０分程度である。
つぎに、図３（ｃ）に示すように、転写型を剥離することにより電子部品３００の電極端子３１０の上に、半硬化状態の第１の絶縁性樹脂１８０で保持された導電体１６０が転写される。
つぎに、図３（ｄ）に示すように、配線基板４００の接続端子４１０の上の第２の絶縁性樹脂３２０を形成する。
つぎに、図３（ｅ）に示すように、複数の接続端子４１０を備えた配線基板４００の上の第２の絶縁性樹脂３２０を介して、電子部品３００の電極端子３１０の上に保持された導電体１６０と接続端子４１０とを位置合わせし、載置する。さらに、電子部品３００の電極端子３１０と配線基板４００の接続端子４１０とが導電体１６０を介して接続するように加圧し、圧接または圧着する。このとき、導電体１６０の先端部が山型や半球状であるため、低い圧力で、例えば、接続端子４１０や電極端子３１０と接続することができる。また、導電体１６０の先端部に加圧力が集中するため、接続端子４１０や電極端子３１０の食い込んだ状態での接続が可能となる。
そして、図３（ｆ）に示すように、電子部品３００の電極端子３１０と配線基板４００の接続端子４１０とを導電体１６０を介して圧接した状態で、第１の絶縁性樹脂１８０および第２の絶縁性樹脂３２０の硬化温度以上で加熱し硬化させる。これにより、電子部品３００と配線基板４００が電気的に接続された電子部品実装体４５０が作製される。
本発明の実施の形態１の変形例によれば、実施の形態１と同様の効果が得られる。
（実施の形態２）
以下に、図４を用いて、本発明の実施の形態２に係る電子部品実装体の製造方法について説明する。
図４において、実施の形態１とは、図２（ｃ）以降に示す製造工程において、第２の絶縁性樹脂の形成方法が異なるものである。他の工程は、実施の形態１と同様であり、説明は省略する。
つまり、まず、図４（ａ）に示すように、配線基板２００の接続端子２１０の上に、半硬化状態の第１の絶縁性樹脂１８０に保持された導電体１６０を有する配線基板２００を用意する。この配線基板２００は、実施の形態１の製造方法により形成される電子部品実装体２５０の図２（ｃ）に示すものである。
つぎに、図４（ｂ）に示すように、電子部品５００の電極端子５１０と導電体１６０とを対向させて位置合わせし載置する。そして、電子部品５００の電極端子５１０と配線基板２００の接続端子２１０とが導電体１６０を介して接続するように加圧し、圧接または圧着する。このとき、導電体１６０の先端部が山型や半球状であるため、低い圧力で、例えば、接続端子２１０や電極端子５１０と接続することができる。また、導電体１６０の先端部に加圧力が集中し、接続端子２１０や電極端子５１０の食い込んだ状態にできるため、安定した接続が可能となる。
つぎに、図４（ｃ）に示すように、導電体１６０を配線基板２００の接続端子２１０と電子部品５００の電極端子５１０とに、例えば食い込ませた状態で、第２の絶縁性樹脂５２０を、例えばディスペンサなどの注入装置５３０を用いて隙間５４０に、例えば電子部品５００の外周側面部から注入する。ここで、隙間５４０は、電子部品５００と配線基板２００が導電体１６０を介して形成される空間である。なお、第２の絶縁性樹脂５２０は、毛細管現象を利用して注入してもよく、さらに注入側以外を減圧することにより注入してもよい。
さらに、注入が完了した状態で、第１の絶縁性樹脂１８０および第２の絶縁性樹脂５２０の硬化温度以上の温度で加熱し、硬化する。例えば、第１の絶縁性樹脂１８０と第２の絶縁性樹脂５２０が、エポキシ樹脂の場合には、加熱温度１６０℃、加熱時間６０分程度である。
上記工程により、図４（ｄ）に示すように、電子部品５００と配線基板２００が導電体１６０により電気的に接続された電子部品実装体５５０が作製される。
以下に、図５を用いて、本発明の実施の形態２に係る電子部品実装体の製造方法の変形例について説明する。
図５において、実施の形態２とは、第１の絶縁性樹脂に保持された導電体が電子部品の電極端子の上に形成した点で異なるものである。他の工程は、図４と同様であり、説明は省略する。
本発明の実施の形態２およびその変形例によれば、電子部品の電極端子または配線基板の接続端子と導電体とが、直接圧接により接続されるため、第２の絶縁性樹脂などが介在しない。その結果、接続の信頼性が、さらに向上した電子部品実装体を作製できる。
（実施の形態３）
以下に、図６を用いて、本発明の実施の形態３に係る電子部品実装体の製造方法について説明する。
図６において、実施の形態１とは、圧接状態の導電体を再溶融させて、電子部品の電極端子と配線基板の接続端子を接続する点で異なるものである。
つまり、まず、図６（ａ）に示すように、配線基板７００の接続端子７１０の上に、半硬化状態の第１の絶縁性樹脂１８０に保持された導電体１６０を有する配線基板７００を用意する。この配線基板７００は、実施の形態１の製造方法により形成される電子部品実装体２５０の図２（ｃ）と同様のものである。
つぎに、図６（ｂ）に示すように、半硬化状態の第１の絶縁性樹脂１８０で保持された導電体１６０が転写された配線基板７００の接続端子７１０の上に第２の絶縁性樹脂７２０を形成する。そして、第２の絶縁性樹脂７２０は、少なくとも導電体１６０の高さ程度の厚みに形成することが好ましい。これは、導電体１６０の高さより薄いと、例えば半導体チップとのアンダーフィル材として機能しないためである。ここで、第２の絶縁性樹脂７２０は、第１の絶縁性樹脂１８０と同様な、例えば熱硬化性樹脂を含む接着剤を用いることができる。そして、熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリウレタン樹脂、メラミン樹脂や尿素樹脂などの内の１種もしくは２種以上の混合系が用いられる。
つぎに、図６（ｃ）に示すように、複数の電極端子８１０を備えた、例えば半導体チップなどの電子部品８００の電極端子８１０を配線基板７００の接続端子７１０の上に保持された導電体１６０の上に位置合わせし、載置する。さらに、電子部品８００の電極端子８１０と配線基板７００の接続端子７１０とが導電体１６０を介して接触するように、加圧する。このとき、導電体１６０の山型や半球状であるため、小さな加圧力で、例えば、接続端子７１０や電極端子８１０と接続することができる。また、導電体１６０の先端部に加圧力が集中するため、接続端子７１０や電極端子８１０の食い込んだ状態での接続が可能となる。なお、この場合には、導電体１６０を再溶融させて電気的に接続させるため、必ずしも食い込んだ状態とするための加圧力は必要ない。
そして、図６（ｄ）に示すように、電子部品８００の電極端子８１０と配線基板７００の接続端子７１０とを導電体１６０を介して接触させ、その間隔を保持した状態で、第１の絶縁性樹脂および第２の絶縁性樹脂の硬化温度以上で、かつ導電体の融点以上の温度で加熱する。これにより、例えばはんだからなる導電体１６０は、電子部品の電極端子や配線基板の接続端子との濡れ性が高いため、各端子面に広がろうとする。そして、電子部品と配線基板の間隔は一定に保持されているので、鼓状の導電層８２０が形成される。それとともに、第１の絶縁性樹脂と第２の絶縁性樹脂を硬化することにより、電子部品と配線基板が固着された電子部品実装体８５０が作製される。
なお、導電体の融点と、第１の絶縁性樹脂および第２の絶縁性樹脂の硬化温度との関係は、特に制限されない。しかし、鼓状の導電層を形成する場合には、導電体の融点が、第１の絶縁性樹脂および第２の絶縁性樹脂の硬化温度より、低いものが好ましい。なぜなら、先に、第１の絶縁性樹脂および第２の絶縁性樹脂が硬化すると、導電体が溶融しても、各端子面上に広がることができないためである。
本発明の実施の形態３によれば、電子部品の電極端子と配線基板の接続端子とを導電層により確実に接続することができる。
また、導電体を溶融させて接続させるため、導電体と電極端子および接続端子との圧接時の加圧力を低荷重で行うことができる。その結果、電子部品の破損などが発生しにくい信頼性に優れた電子部品実装体を作製できる。
以下に、図７を用いて、本発明の実施の形態３に係る電子部品実装体の製造方法の変形例について説明する。
図７において、実施の形態３とは、第２の絶縁性樹脂の形成方法が異なるものである。
つまり、まず、図７（ａ）に示すように、配線基板７００の接続端子７１０の上に、半硬化状態の第１の絶縁性樹脂１８０に保持された導電体１６０を有する配線基板７００を用意する。この配線基板７００は、実施の形態１の製造方法により形成される電子部品実装体２５０の図２（ｃ）に示すものである。
つぎに、図７（ｂ）に示すように、電子部品８００の電極端子８１０と導電体１６０とを対向させて位置合わせし載置する。そして、電子部品８００の電極端子８１０と配線基板７００の接続端子７１０とが導電体１６０を介して接触するように、加圧する。
さらに、導電体１６０を介して配線基板７００の接続端子７１０と電子部品８００の電極端子８１０とを接触させた状態で、第２の絶縁性樹脂７２０を、例えばディスペンサなどの注入装置８３０を用いて隙間８４０に注入する。ここで、隙間８４０は、電子部品８００と配線基板７００が導電体１６０によって形成される空間である。なお、第２の絶縁性樹脂７２０は、毛細管現象を利用して注入してもよく、さらに注入側以外を減圧することにより注入してもよい。これにより、図７（ｃ）に示すように、第２の絶縁性樹脂７２０により、導電体１６０を介して電子部品８００と配線基板７００が接続された状態になる。
そして、図７（ｄ）に示すように、電子部品８００の電極端子８１０と配線基板７００の接続端子７１０とを導電体１６０を介して接触させ、その間隔を保持した状態で、第１の絶縁性樹脂および第２の絶縁性樹脂の硬化温度以上で、かつ導電体の融点以上の温度で加熱する。これにより、例えばはんだからなる導電体は、電子部品８００の電極端子８１０や配線基板７００の接続端子７１０との濡れ性が高いため、各端子面に全体に広がろうとする。このとき、はんだの表面張力よりも各端子との濡れ性が高ければ、電子部品８００と配線基板７００の間隔が一定に保持されているため、鼓状の導電層８２０が形成される。それとともに、第１の絶縁性樹脂と第２の絶縁性樹脂を硬化することにより、電子部品８００と配線基板７００が固着された電子部品実装体８５０が作製される。
なお、第１の絶縁性樹脂および第２の絶縁性樹脂の少なくとも一方は、はんだなどの導電体の再溶融時の各端子との濡れ性をさらに向上できるため、例えばフラックスなどを含有したものが好ましい。
本発明の実施の形態３の変形例によれば、実施の形態３と同様の効果が得られる。さらに、電子部品の電極端子または配線基板の接続端子と導電体とが、直接圧接により接続されるため、第２の絶縁性樹脂などが介在しない。その結果、接触抵抗のばらつきなどが小さく、安定した接続を実現した信頼性に優れた電子部品実装体を作製できる。
本発明によれば、大規模集積化回路や撮像素子などに代表される大面積の半導体素子、またはそれらを搭載したパッケージなどの電子部品を配線基板に実装する技術分野において有用である。
本発明の実施の形態１に係る電子部品実装体の製造方法を説明する工程断面図 本発明の実施の形態１に係る電子部品実装体の製造方法を説明する工程断面図 本発明の実施の形態１に係る電子部品実装体の製造方法の変形例を説明する工程断面図 本発明の実施の形態２に係る電子部品実装体の製造方法を説明する工程断面図 本発明の実施の形態２に係る電子部品実装体の製造方法の変形例を説明する工程断面図 本発明の実施の形態３に係る電子部品実装体の製造方法を説明する工程断面図 本発明の実施の形態３に係る電子部品実装体の製造方法の変形例を説明する工程断面図 従来の突起電極を説明する断面図
符号の説明
１００ 転写型
１１０ 凹部
１２０ 導電体形成用孔
１３０ 導電体保持用孔
１４０ 導電性材料
１５０ スキージ
１６０ 導電体
１７０ 空間部
１８０ 第１の絶縁性樹脂
１９０ 転写型の中間構造体
２００，４００，７００ 配線基板
２１０，４１０，７１０ 接続端子
２２０，３２０，５２０，７２０ 第２の絶縁性樹脂
２３０，３００，５００，８００ 電子部品
２４０，３１０，５１０，８１０ 電極端子
２５０，４５０，５５０，８５０ 電子部品実装体
５３０，８３０ 注入装置
５４０，８４０ 隙間
８２０ 導電層

Claims (13)

  1. 複数の接続端子が設けられている配線基板と、前記接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、
    複数の前記接続端子に対応する２段以上の形状の凹部を備える転写型の前記凹部に、導電性材料を充填する工程と、
    前記導電性材料を加熱した後、硬化させることにより導電体を形成し、前記導電性材料の硬化収縮により前記凹部に空間部を形成する工程と、
    前記空間部に第１の絶縁性樹脂を充填する工程と、
    前記接続端子に対向して前記転写型の前記凹部を位置合わせして載置する工程と、
    少なくとも前記第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、
    前記転写型を剥離する工程と、
    前記配線基板の前記導電体が形成された面に第２の絶縁性樹脂を形成する工程と、
    前記導電体と対向して、前記電子部品の前記電極端子を位置合わせする工程と、
    前記導電体を介して、前記接続端子と前記電極端子を接続するとともに、前記第２の絶縁性樹脂を硬化する工程とを含むことを特徴とする電子部品実装体の製造方法。
  2. 複数の接続端子が設けられている配線基板と、前記接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、
    複数の前記電極端子に対応する２段以上の形状の凹部を備える転写型の前記凹部に、導電性材料を充填する工程と、
    前記導電性材料を加熱した後、硬化させることにより導電体を形成し、前記導電性材料の硬化収縮により前記凹部に空間部を形成する工程と、
    前記空間部に第１の絶縁性樹脂を充填する工程と、
    前記電極端子に対向して前記転写型の前記凹部を位置合わせして載置する工程と、
    少なくとも前記第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、
    前記転写型を剥離する工程と、
    前記配線基板の前記電極端子が形成された面に第２の絶縁性樹脂を形成する工程と、
    前記導電体と対向して、前記配線基板の前記接続端子を位置合わせする工程と、
    前記導電体を介して、前記接続端子と前記電極端子を接続するとともに、前記第２の絶縁性樹脂を硬化する工程とを含むことを特徴とする電子部品実装体の製造方法。
  3. 複数の接続端子が設けられている配線基板と、前記接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、
    複数の前記接続端子に対応する２段以上の形状の凹部を備える転写型の前記凹部に、導電性材料を充填する工程と、
    前記導電性材料を加熱した後、硬化させることにより導電体を形成し、前記導電性材料の硬化収縮により前記凹部に空間部を形成する工程と、
    前記空間部に第１の絶縁性樹脂を充填する工程と、
    前記接続端子に対向して前記転写型の前記凹部を位置合わせして載置する工程と、
    少なくとも前記第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、
    前記転写型を剥離する工程と、
    前記導電体と対向して、前記電子部品の前記電極端子を位置合わせする工程と、
    前記導電体を介して、前記接続端子と前記電極端子を接続する工程と、
    前記接続端子と前記電極端子の隙間に、第２の絶縁性樹脂を注入し、前記第２の絶縁性樹脂を硬化する工程とを含むことを特徴とする電子部品実装体の製造方法。
  4. 複数の接続端子が設けられている配線基板と、前記接続端子に対応して複数の電極端子が設けられている電子部品とを電気的に接続する電子部品実装体の製造方法であって、
    複数の前記電極端子に対応する２段以上の形状の凹部を備える転写型の前記凹部に、導電性材料を充填する工程と、
    前記導電性材料を加熱した後、硬化させることにより導電体を形成し、前記導電性材料の硬化収縮により前記凹部に空間部を形成する工程と、
    前記空間部に第１の絶縁性樹脂を充填する工程と、
    前記電極端子に対向して前記転写型の前記凹部を位置合わせして載置する工程と、
    少なくとも前記第１の絶縁性樹脂が半硬化状態になる温度で加熱する工程と、
    前記転写型を剥離する工程と、
    前記導電体と対向して、前記配線基板の前記接続端子を位置合わせする工程と、
    前記導電体を介して、前記接続端子と前記電極端子を接続する工程と、
    前記接続端子と前記電極端子の隙間に、第２の絶縁性樹脂を注入し、前記第２の絶縁性樹脂を硬化する工程とを含むことを特徴とする電子部品実装体の製造方法。
  5. 前記凹部が、皿ビス形状であることを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  6. 前記接続端子と前記電極端子を接続する工程が、圧着、圧接または超音波接合であることを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  7. 前記接続端子と前記電極端子を接続する工程が、前記導電体の再溶融により行われることを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  8. 前記導電性材料が、はんだ粉またははんだペーストであることを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  9. 前記第１の絶縁性樹脂と前記第２の絶縁性樹脂が、熱硬化性樹脂からなることを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  10. 前記第１の絶縁性樹脂と前記第２の絶縁性樹脂が、同じ樹脂材料からなることを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  11. 前記第１の絶縁性樹脂および前記第２の絶縁性樹脂の少なくとも一方は、フラックスを含むことを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  12. 前記転写型が、低い弾性率および高い離型性を有する転写型樹脂であることを特徴とする請求項１から請求項４までのいずれかに記載の電子部品実装体の製造方法。
  13. 前記転写型樹脂が、熱硬化性シリコーン樹脂であることを特徴とする請求項１２に記載の電子部品実装体の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009141949A1 (ja) * 2008-05-23 2009-11-26 パナソニック株式会社 実装構造体の製造方法、および実装構造体
JP2016096207A (ja) * 2014-11-13 2016-05-26 株式会社フジクラ 配線基板及びその製造方法
JP2019134085A (ja) * 2018-01-31 2019-08-08 三国電子有限会社 接続構造体および接続構造体の作製方法
US11735556B2 (en) 2018-01-31 2023-08-22 Mikuni Electron Corporation Connection structure

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009141949A1 (ja) * 2008-05-23 2009-11-26 パナソニック株式会社 実装構造体の製造方法、および実装構造体
US8436253B2 (en) 2008-05-23 2013-05-07 Panasonic Corporation Method of manufacturing mounting structure and mounting structure
JP2016096207A (ja) * 2014-11-13 2016-05-26 株式会社フジクラ 配線基板及びその製造方法
JP2019134085A (ja) * 2018-01-31 2019-08-08 三国電子有限会社 接続構造体および接続構造体の作製方法
JP7160302B2 (ja) 2018-01-31 2022-10-25 三国電子有限会社 接続構造体および接続構造体の作製方法
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