JP2006270097A - 膜質の安定な低誘電率膜の形成方法 - Google Patents

膜質の安定な低誘電率膜の形成方法 Download PDF

Info

Publication number
JP2006270097A
JP2006270097A JP2006074250A JP2006074250A JP2006270097A JP 2006270097 A JP2006270097 A JP 2006270097A JP 2006074250 A JP2006074250 A JP 2006074250A JP 2006074250 A JP2006074250 A JP 2006074250A JP 2006270097 A JP2006270097 A JP 2006270097A
Authority
JP
Japan
Prior art keywords
thin film
gas
sccm
film forming
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006074250A
Other languages
English (en)
Other versions
JP4545107B2 (ja
Inventor
Atsutake Fukazawa
篤毅 深澤
Kiyoto Ito
清登 伊藤
Tsunayuki Kimura
綱亨 木村
Nobuo Matsuki
信雄 松木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASM Japan KK
Original Assignee
ASM Japan KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASM Japan KK filed Critical ASM Japan KK
Publication of JP2006270097A publication Critical patent/JP2006270097A/ja
Application granted granted Critical
Publication of JP4545107B2 publication Critical patent/JP4545107B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • C23C16/5096—Flat-bed apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】誘電率が低くかつ機械的強度が高い絶縁膜の形成方法を与える。
【解決手段】反応室と、反応室内部に設置された上部電極及び下部電極を含むプラズマＣＶＤ装置を使って、半導体基板上に薄膜を形成する方法は、下部電極上に半導体基板を載置する工程と、シリコン系炭化水素化合物の材料ガス、添加ガス、および不活性ガスから成る反応ガスを上部電極と下部電極との間に導入する工程と、上部電極と半導体基板との距離が半導体基板の中心付近の方が外周付近よりも短い状態で、上部電極または下部電極にRF電力を印加し、プラズマを生成する工程と、成膜速度を７９０nm/min未満に制御し、半導体基板上に低誘電率膜を成膜する工程と、から成る。
【選択図】図１

Description

本発明は半導体素子の製造に関し、特にプラズマCVD法を用いて、プラズマダメージを抑制し膜強度を向上させた低誘電率膜の製造方法に関する。
プラズマ化学気相成長法（プラズマCVD法）による半導体基板への成膜は、1Torr〜10Torr雰囲気にて50〜550℃に昇温された抵抗加熱型等のヒータ上に被処理体である半導体基板を載置して行われる。反応ガスを放出するシャワープレートと対向してヒータを設置し、シャワープレートに周波数が13.56MHz〜60MHzで、パワーが100〜4000Wの高周波電力を印加して、ヒータとシャワープレート間で高周波放電を生じさせ、プラズマを発生させる。
プラズマCVD法を用いて、層間絶縁膜、パッシベーション膜、反射防止膜等の薄膜形成が行われている。半導体デバイスの微細化が加速されて、RC遅延増大の問題を解決する為に、従来のAl配線に代わって熱耐久に優れかつ抵抗値の低いCu配線が用いられている。デバイス設計ルールが小さくなるにつれ層間絶縁膜に要求される誘電率も低くなり、130nmの世代では、誘電率3.4〜3.7程度のSiOF膜が用いられている。100nmを切るところから層間絶縁膜の誘電率は3を切り、Low-k膜(低誘電率シリコン系膜)が用いられている。また、Cu拡散防止用には、SiC等が使用されるようになった。
Low-k膜やSiC膜は塗布系とプラズマCVD法のどちらかの手法が用いられる。前者については、ダメージの問題等が無いのに対してプラズマCVDの場合、上下電極間にて放電される事から半導体基板が電気的影響を受ける。既存のSiH4をベースとした酸化膜及びTEOS等の液体ソースを使用した酸化膜等は比較的安定した放電が得られ易い。微細化に伴い、必要とされる膜にはカーボンが含まれるようになった。その結果、安定な放電領域が従来と比較して少なくなり、反応室の状態によっては、過重合が促進されて成膜が行われずに粉になる場合が生じる。過重合において、プラズマの揺らぎも発生しており、不安定な要素が増加する。
プラズマダメージには、基板上の表面電荷がサセプタヒーターを通して接地電位へ流れるリーク電流と、面内での表面電位分布に依存する横方向へのリーク電流の2つのモードがある。プラズマダメージの問題を改善する為に従来は、放電に起因する電極の絶縁性を向上させる事を目的として電極に陽極酸化処理を施す方法、陽極酸化処理厚を厚くする方法、薄膜形成処理前にプリコート処理を実施して絶縁性を向上させる方法等が取られていた。しかし、これらの手法に関して、プロセスガス耐性、プラズマ耐性、熱耐性の必要性、プリコート膜の剥離といった問題点が懸念されている。最近では、例えば、特開平１１−２２９１８５に開示されているように、サセプタの材料として耐食性と耐性に優れた合金材を用いる事で改良が為された。
また、薄膜形成時の圧力を高くし、かつ、高周波のプラズマ印加量を低くする事により、プラズマダメージを低減する試みが為された。この手法において、プロセス条件が変更されるため、膜質が変化してしまう点が問題となる。プラズマ印加量が高くなると、シース電圧が大きくなり半導体基板上でダメージが発生する。これを解決するために、例えば、特開２００３−４５８４９に開示されているように、シース電圧を制御してプラズマ印加量を変更する事なくダメージを低減する試みが為された。
特開平１１−２２９１８５号 特開２００３−４５８４９号
しかし、これらの従来技術では、プラズマダメージが生じることなく、かつ、膜質の安定した低誘電率膜を製造することは困難である。その理由の一つとして、これらの従来技術では、プラズマの揺らぎや不安定状態が十分に改善されていないことが挙げられる。
半導体デバイスの微細化と絶縁膜の低誘電率化に伴い、膜自身の有する機械的強度が低下し、その結果、加工技術(インテグレーション)及びパッケージングに対する問題が生じている。これらを改善するのに要する時間及び周辺プロセス条件出し等を考慮して、65nm〜90 nm世代では、比較的高い誘電率の絶縁膜を選択する傾向にある。また、誘電率を低下させるために、Low-k膜が用いられている配線の層間絶縁膜の膜厚を薄くする必要性が出てきている。
これら従来技術の問題点に鑑み、本発明のある態様では、プラズマダメージが抑制され、かつ、膜質の安定した低誘電率膜を製造することを目的の一つとする。また、ある態様では、機械強度の高い低誘電率膜を製造することを目的の一つとする。さらに、ある態様では、上記目的を達成するための装置を提供することを目的の一つとする。また、ある態様では、反応器内のプラズマを安定化する方法を提供することを目的の一つとする。
上記目的の一つあるいはそれ以上を達成するある態様において、本発明は、（I）反応室内の上部電極と下部電極間に基板を載置する工程、（II）シリコン系炭化水素化合物材料ガス、添加ガス、および不活性ガスを該上部、下部電極間に導入する工程、（III）該上部電極と該基板間の距離が該基板の中心付近で外周付近よりも短い状態において該上部、下部電極間にRF電力を印加しプラズマを発生させる工程、（IV）該ガスの流量を制御して成膜速度が７９０nm/min未満（好ましくは７５０nm/min以下）で低誘電率膜を該基板上に成膜する工程、から成る低誘電率膜の形成方法を提供する。
上記の態様は更に少なくとも次の態様を包含する。
該基板の中心付近と該上部電極との間の距離は、該基板の外周付近と該上部電極との間の距離の約70%から約99％である製造方法。
該上部電極の該基板に対向する面は凸状であり、凸量は約0.5mmから約6mmである製造方法。
該添加ガスは、水素／炭化水素添加ガス及び酸化性添加ガスからなる製造方法。
該水素／炭化水素添加ガスの流量は、該材料ガスの流量と同量またはそれ以上である製造方法。
該水素／炭化水素添加ガスの流量は、該材料ガスの流量の１．５倍以上である製造方法。
該酸化性ガスの流量は、該材料ガスの流量と同量またはそれ以下である製造方法。
該材料ガスA、該水素／炭化水素系添加ガスB、該酸化性添加ガスC、および該不活性ガスDをA:B:C:D＝０．２５−０．５：１−０．５：０．２５−０．５：１の流量比で該上部、下部電極間に導入する製造方法。
該材料ガスの流量は約20sccmから約350sccm、該水素／炭化水素系添加ガスの流量は約100sccmから約900sccm、該酸化性添加ガスの流量は約25sccmから約300sccm、該不活性ガスの流量は約30sccmから約700sccmである製造方法。
成膜されている該低誘電率膜はプラズマダメージがなく、ハードネスが１．１GPa以上、モジュラスが６GPa以上である製造方法。
該下部電極には該基板が載置され、載置面は該基板の外周付近と接触する凹状である製造方法。
該下部電極の凹量は約0.5mmから約2.0mmである製造方法。
該材料ガスは、次の化合物よりなる群から選択される少なくとも一つのシリコン系炭化水素化合物である製造方法：
（式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
（式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
（式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
（式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
（式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、及び
（式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）。
該水素／炭化水素系添加ガスは、CnH2n+2(nは１から5の整数)、CnH2n(nは1から5の整数)、CnH2n+2O(nは１から5の整数)のいずれか、もしくはこれらの組み合わせから選択される製造方法。
該酸化性添加ガスは、O2、O3、CO2、H2Oのいずれか、もしくはこれらの組み合わせから選択される製造方法。
該不活性ガスは、He、Ar、Kr、Xeのいずれか、もしくはこれらの組み合わせから選択される製造方法。
また、別の態様においては、本発明は、（I）反応室内の上部電極と下部電極間に基板を載置する工程、（II）シリコン系炭化水素化合物材料ガスA、水素／炭化水素系添加ガスB、酸化性添加ガスC、および不活性ガスDをA:B:C:D＝０．２５−０．５：１−０．５：０．２５−０．５：１の流量比で該上部、下部電極間に導入する工程、（III）該上部、下部電極間にRF電力を印加しプラズマを発生する工程、（IＶ）成膜速度約７９０nm/min未満（好ましくは７５０nm/min以下）で低誘電率膜を該基板上に成膜する工程、から成る低誘電率膜の製造方法を提供する。
上記態様は更に少なくとも次の態様を包含する。
該材料ガスの流量は約20sccmから約350sccm、該水素／炭化水素系添加ガスの流量は約100sccmから約900sccm、該酸化性添加ガスの流量は約25sccmから約300sccm、該不活性ガスの流量は約30sccmから約700sccmである製造方法。
該上部、下部電極間にRF電力を印加する工程は、該上部電極と該基板間の距離が該基板の中心付近で外周付近よりも短い状態において実施される製造方法。
更に上記の態様は、あらゆる態様（電極の形状、膜特性、使用できるシリコン系炭化水素化合物、酸化性添加ガス、水素／炭化水素添加ガス、不活性ガス等）を包含する。
なお、ある態様におけるある要素は、ほかの態様におけるほかの要素と相互に置換することができ、また、組み合わせることができる。また、前述したあるいは後述する目的、効果はある態様において全て達成される必要はなく、該目的、効果の一つあるいはそれ以上が達成されればよく、更には、該目的、効果以外の目的、効果が達成されるものであってもよい。
半導体基板への成膜の工程では、ある態様における一般的な条件として、約1Torr〜約30Torr雰囲気にて、約50℃〜約550℃に昇温された抵抗加熱型等のヒータ上に被処理体である半導体基板を載置する。該ヒータと対向して反応ガスを放出するためのシャワープレートが設置されている。シャワープレートに周波数が13.56MHｚ〜60MHzで、パワーが約100W〜約4000Wの高周波電力を印加して、ヒータとシャワープレート間でプラズマ放電を生成する。薄膜形成には、シリコン系絶縁膜形成原材料のTEOSやSiH4、Low-k材等と添加ガスのCO2、O2、アルコールの様なHC系が用いられる。化学反応に直接寄与しない不活性ガスには、Ar、He、Kr、Xeが用いられている。この放電により導入されたプロセスガスを分解させて半導体基板上に薄膜を形成する。
上記のような一般的条件下では、シリコン系絶縁膜形成時のプラズマ放電状態によっては、過重合状態及びプラズマの揺らぎが発生して下層にあるトランジスタや配線へダメージが入り、歩留まりが大幅に低減する場合がある。これらは、プラズマ放電の安定状態に起因する部分が多い。プラズマの放電の安定状態では、プラズマの偏りが無く且つ正常な成膜が行われるのに対して、不安定な状態では、プラズマの集中と状況により過重合を起す事がある。プラズマの不安定の発生原因としては、上述した通り、放電間距離、成膜成長速度との関係が重要な要因である。
本発明のある態様によれば、プラズマダメージの抑制された機械的強度の高い低誘電率膜を製造することができる。すなわち、絶縁破壊がなく緻密な膜であるが誘電率は低い膜質の安定した膜を製造することができる。このような膜質安定性の向上には、膜に対するプラズマダメージが生じないような制御及び／又はガスの解離速度を低下させる制御により達成することができる。ガスの解離速度の低下は、成膜速度の低下として一般に捉えることができる。ある態様においては、プラズマダメージが生じないような制御を、上部電極と基板の間の距離を調整すること及び／又は使用する材料ガス、添加ガス、不活性ガス等のガス流量比を調整することにより実現することができる。また、ある態様においては、ガス解離速度を低下する制御を、使用する材料ガス、添加ガス、不活性ガス等のガス流量比を調整することにより実現することができる。
上記の観点から、ある態様では、上部電極と基板の間の距離を調整し、低い成膜速度で成膜することで、膜質安定性を実現する。また、ある態様では、使用する材料ガス、添加ガス、不活性ガス等のガス流量比を調整し、低い成膜速度で成膜することで、膜質安定性を実現する。また、ある態様では、上部電極と基板の間の距離を調整し、かつ、使用する材料ガス、添加ガス、不活性ガス等のガス流量比を調整し、低い成膜速度で成膜することで、膜質安定性を実現する。
成膜速度としては、約７９０nm/min未満（７８０nm/min以下、７７０nm/min以下）、好ましくは約７５０nm/min以下（７００nm/min以下、６００nm/min以下、５００nm/min以下、４００nm/min以下、３００nm/min以下を含む）である。
なお、ガス解離速度の制御は、通常は成膜速度の制御として捉えることができるが、ガスの解離は電極間で生ずるのに対して、成膜は基板上で生ずるので、基板付近における環境、例えば基板表面の静電状態、基板表面と反応器内の温度差、基板表面へのRF電力以外の電磁波の照射等、によりガス解離速度の低下は一義的に成膜速度の低下にならない場合がある。しかし、上記の成膜速度に調整することにより、膜のプラズマダメージを実質的に抑制することができる。
成膜速度は使用するガス（プロセスガス）のガス流量比を調整することにより効果的に制御することができる。しかし、これ以外にも成膜速度をある程度調整することはできる。例えばRF電力、圧力、温度等（この中では特に圧力）の調整等によっても成膜速度の調整は可能である。
ある態様におけるプロセスガスのガス流量比の調整は、前記した一般的な条件におけるガス流量を全体的に低下させることにより実施する。下げる範囲としては、例えば、プロセス中に使用している原材料ガス、酸化性添加ガス、HC系添加ガス（水素／炭化水素系添加ガス）、不活性ガスの4種類（これら全てのガスを使う必要はないが）を特徴的に下げなることにより行うことができる。下げ幅としては、酸化性添加ガスと原材料を1/4〜1/2に対してHC系添加ガスと不活性ガスを1/2〜1とする事を特徴とする。これらの比率を維持した状態にて圧力を100〜200Pa程度制御させる事で、成膜成長速度制御にて反応状態を遅くさせる事が可能である。
上記の下げ幅は、基準となる流量により異なるが、ある態様では、次の範囲になるようにガス流量を調整する。材料ガスA、水素／炭化水素系添加ガスB、酸化性添加ガスC、および不活性ガスDをA:B:C:D＝０．２５−０．５：１−０．５：０．２５−０．５：０．５−１．５の流量比で上部、下部電極間に導入する。なお、好ましくは上記の比において不活性ガスが１であり、その他の比率は不活性ガス１に対する比率とした場合である。なお、例えば酸化性添加ガスを使用しない態様では、酸化性添加ガスの比率はゼロとなり、従って、上記の比率には該当ガスを使用しない場合のゼロを含むものである。具体的な流量としては、ある態様では、該材料ガスの流量は約20sccmから約350sccm（５０sccm、１００sccm、１５０sccm、２００sccm、３００sccm、及びこれらの間の数値を含む）、該水素／炭化水素系添加ガスの流量は約100sccmから約900sccm（２００sccm、３００sccm、４００sccm、５００sccm、６００sccm、７００sccm、８００sccm、及びこれらの間の数値を含む）、該酸化性添加ガスの流量は約25sccmから約300sccm（５０sccm、１００sccm、１５０sccm、２００sccm、３００sccm、及びこれらの間の数値を含む）、該不活性ガスの流量は約30sccmから約700sccm（５０sccm、１００sccm、２００sccm、３００sccm、４００sccm、５００sccm、６００sccm、及びこれらの間の数値を含む）である。
また、ある態様では、水素／炭化水素添加ガスの流量は、材料ガスの流量と同量以上であり、他の態様では、水素／炭化水素添加ガスの流量は、材料ガスの流量の１．５倍以上であり、また、他の態様では、酸化性ガスの流量は、材料ガスの流量と同量以下である。
上記のようにして成膜成長速度を低下させることにより、プラズマ放電を安定化にさせる事が可能となり、それによって不安定な放電を抑止して膜におけるプラズマダメージが大幅に改善される事を確認している。
本発明のある態様においては原料ガスとして、シリコン含有炭化水素化合物を使うことができ、例えば、ここに参考文献として組み込む、本願の出願人に譲渡された米国特許第6,455,445号または米国特許公開２００４／００３８５１４号に開示の化合物を使うことができる。例えば、一般式SiaObCxHy(式中、a,b,x,yは任意の整数)で表されるシリコン系炭化水素化合物であって、具体的には、以下に示す化合物を挙げることができる。但し、本発明はこれらの化合物に限定されるものではない。
（式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）
（式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）
（式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）
（式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）
（式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）
（式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）
で示される化合物のいずれかまたは任意の組み合わせを使うことができる。
添加ガスは、ここでは、水素／炭化水素系添加ガス、及び／又は酸化性添加ガスをいい、酸化、還元、窒化作用を奏するガスのいずれかまたは任意の組み合わせを用いることができる。
不活性ガスはHe、Ar、Kr、Xe、のいずれかまたは任意の組み合わせであり、これらのガスはそれぞれイオン化エネルギー、衝突断面積が異なるため、これらのガスの組み合わせを変えることで気相中の反応を制御することができる。
酸化性ガスとしては、酸素(O2)、二酸化炭素(CO2)、水（H2O）、オゾン（O3）、一酸化窒素（N2O）などが挙げられる。オゾン（O3）は強い酸化作用を持ち、一方、二酸化炭素(CO2)、一酸化窒素（N2O）などの酸化作用は弱い。使用するガス種、量は目的に応じて適宜使い分ける。
水素／炭化水素系添加ガスとしては、水素(H2)、CnH2n+2(nは１から5の整数)、CnH2n(nは1から5の整数)、CnH2n+1OH(nは１から5の整数)のいずれか、もしくはこれらの組み合わせを目的に応じて選択する。水素系の添加ガスを多く使用する場合は、膜の熱安定性が悪化する傾向にある事からプロセスガスの混合比については注意が必要となる。
尚、膜におけるプラズマダメージの確認にはポリSiトランジスタ上にゲート酸化膜が4nm形成されているパターンウエハ（アンテナTEGウエハ）を用いて、プラズマCVDでの成膜形成時におけるゲート酸化膜への絶縁破壊状態を確認することにより実施することができる。このサンプルを使うと、CVDで膜付けを行った際に、プラズマダメージが発生するとゲートまで電荷が入り込み、絶縁破壊が起こったことがわかる。絶縁破壊状態の確認はリーク電流評価にて行い、各面内測定点（例えば５６点）におけるリーク電流の有無により、リーク電流の発生の無い点の数／全測定点数（TEG歩留まりという）により評価し、規格値から良品か不良品か判別できる。アンテナTEGウエハの測定点全てが良品である場合、TEG歩留まり１００％でプラズマダメージが無いと判断できる。
また、成膜成長速度を抑制させる事で高密度且つ低誘電率膜の形成が可能となり、低誘電率化と機械的強度の改善を同時に行う事が可能である。
プラズマの安定化には放電間距離も関与する。例えば、成膜成長速度には放電間距離も影響しており、この距離を大きくする事で低誘電率化を促進させる事が可能であるが、過重合状態により膜の形成が不可能な状態に陥り易い。この状態はプラズマが不安定である事からプラズマダメージの要因の一つになる。過重合状態はプラズマ印加時(イグニッション)に中心部分から発生する事が多い為にプラズマ印加時の不安定を回避させる事が有効である。回避する手法として、ある態様においては、上部電極の形状を凸型形状とし中心部分の放電間距離を小さくする事で放電状態を安定させプラズマを安定化させる。
上部電極と基板間の距離は例えば、約２０ｍｍから約２８ｍｍであるが、ある態様では約１０ｍｍから約５０ｍｍ程度の範囲であり得る。この程度の距離の場合、凸量としては、ある態様では、外周部と比較して中心部は約0.5ｍｍから約6mmの間（1mm、2mm、3mm、4mm、5mm、及びこれらの間の数値を含む）で適正な物を選択する。凸領域の形状は、特に制限されるものではないが、下部電極に対向する上部電極の前面面積に対する凸領域の面積比（変形率）はある態様では２０％から９９％（３０％、４０％、５０％、６０％、７０％、８０％、９０％、及びそれらの間の数値を含み、好ましくは７０％から９９％）であり、凸面は球面、曲面、円錐台面等により構成することができ、好ましくはなだらかな曲面状とする。また、ある態様では、凸形状は上部電極と同軸に形成する。また、ある態様では、凸領域面積は基板面積よりも大きく、例えば２００ｍｍ径のウエハを処理する場合（表面積約３１４００ｍｍ２）で、凸面が曲面状の場合は、凸領域は３５０００ｍｍ２程度（１、２割程度大きい）とする。上部電極の一例を図２に示す。この例では、凸領域１０はなだらかな曲面となっており、凸領域の外周付近の曲率は中心付近の曲率よりも大きくなっている。なお、図２ではガス吐出孔は略されている。
以上の結果、ある態様では、基板の中心付近と上部電極との間の距離は、該基板の外周付近と該上部電極との間の距離の約70%から約99％（７５％、８０％、８５％、９０％、９５％、及びそれらの間の数値を含む）となる。凸量の増加に伴いプラズマ状態がより安定化方向に行く事が確認される。
また、上記した上部電極と組み合わせて、あるいは単独で、基板支持面が凹状となっている下部電極を使うことができる。凹型の下部電極は膜の均一性の改善や基板裏面のパーティクル対策として有効である。ある態様では、下部電極の凹量は約0.5mmから約2mmの間（１mm、１．５mm、及びそれらの間の数値を含む）で適正な物を選択して使用することができる。凹型下部電極としては、例えば、ここに参考文献として組み込む米国特許第6,631,692号に開示の下部電極を使うことができる。なお、図３に凹型下部電極の一例を示す。この下部電極では凹領域３０が約１２０００mm2であり、電極全てアルミ製であり、表面をアノダイズ加工処理してある。ウエハ保持部２０の面積は約２００００mm2である。
プラズマ放電安定化としては、プロセスのガス流量制御と上部電極を組み合わせる事が効果的である。これらの内容を実施する事により、誘電率を例えば2.4〜3.1の範囲で維持した状態で、機械的強度を例えば8〜30GPaとし且つアンテナTEG歩留まりが100%の状態とすることができ、成膜中のプラズマダメージを実質的に発生させない事ができる。なお、ある態様では、成膜されている該低誘電率膜はTEG歩留まりが１００％で、ハードネスが１．１GPa以上、モジュラスが６GPa以上である。
以下、図面を参照して本発明の態様について詳しく説明するが、本発明は図面及び当該態様に制限されるものではない。
図１は、本発明のある態様で用いられるプラズマCVD装置の概略図である。プラズマCVD装置は反応処理室１、上部電極２、下部電極３、ガス導入口６、高周波（RF）導入部７からなる。上部電極と下部電極は対向して平行に設置され、共に中に埋め込まれたヒータにより加熱されている。被処理体である半導体基板は下部電極の上に置かれ、加熱保持される。上部電極の底面には多数の細孔が設けられ、そこから半導体基板５に向かってガスが噴射される。高周波（RF）は外部の高周波（RF）発生器４から供給され、ガス導入口６と高周波（RF）導入部７は電気的に絶縁されている。
低誘電率シリコン系膜の形成は、反応処理室に導入されたプロセスガスと高周波印加により発生したプラズマにより半導体被処理体に形成される。
プラズマ放電時の安定化を図る為に上部電極2の形状を凸型にして下部電極の形状を凹型として且つプロセスガス、高周波印加量を下げる事及び圧力制御で解離速度を遅くさせてプラズマの安定化を図り、プラズマダメージが無く、高密度な高強度の低誘電率膜を形成させている。この方法により形成された膜は、低誘電率で且つ機械的強度に優れ且つプラズマダメージが無い。後述する実施例では、上部電極の形状変形面積は35000mm2、下部電極形状変形面積は12000mm2の物を使用した。
半導体基板上に絶縁膜が成膜されると、半導体基板が反応処理室内に保持されたまま、排気口８から反応処理室内のガスが排出され反応処理室内のガスが還元性ガスまたは還元性ガスと不活性ガスの混合ガスに置換される。反応処理室内部を混合ガスにて置換する事で、リアクタ内部の残留物の除去を行う事が可能であり、搬送系への周り込みを防止して、常にクリーンな状態を維持させる事が可能である。
実施例
以下、本発明の実施例を説明するが、本発明はこの実施例に制限されるものではない。各実施例の条件、および結果は以下の通りである。なお、装置は図１に示す装置を使い、凸型上部電極は図２に示すもの、凹型下部電極は図３に記載のものを使った。
実施例1(改善前の状態)
被処理体：低誘電率シリコン絶縁膜
上部電極：平坦状態
下部電極：平坦状態（ウエハと全面接触）
DM-DMOS：200sccm
He：１４０sccm
イソプロピルアルコール：400sccm
O2：200sccm
圧力：800Pa
熱処理温度：380℃
成膜成長速度：800nm/min
誘電率：2.6
ハードネス：1.0GPa
モジュラス：6GPa
アンテナTEG歩留まり：60%
実施例2
被処理体：低誘電率シリコン絶縁膜
上部電極：1mm凸型
下部電極：0.5mm凹型
DM-DMOS：200sccm
He：１４０sccm
イソプロピルアルコール：400sccm
O2：200sccm
圧力：800Pa
熱処理温度：380℃
成膜成長速度：790nm/min
誘電率：2.6
ハードネス：1.0GPa
モジュラス：6GPa
アンテナTEG歩留まり：80%
実施例3
被処理体：低誘電率シリコン絶縁膜
上部電極：3.0mm凸型
下部電極：0.5mm凹型
DM-DMOS：200sccm
He：１４０sccm
イソプロピルアルコール：400sccm
O2：100sccm
圧力：600Pa
熱処理温度：380℃
誘電率：2.62
成膜成長速度：750 nm/min
ハードネス：1.1GPa
モジュラス：7GPa
アンテナTEG歩留まり：100%
実施例4
被処理体：低誘電率シリコン絶縁膜
上部電極：1mm凸型
下部電極：0.5mm凹型
DM-DMOS：100sccm
He：１４０sccm
イソプロピルアルコール：400sccm
O2：100sccm
圧力：600Pa
熱処理温度：380℃
誘電率：2.62
成膜成長速度：450 nm/min
ハードネス：1.2GPa
モジュラス：8GPa
アンテナTEG歩留まり：100%
実施例5(改善前の状態)
被処理体：低誘電率シリコン絶縁膜
上部電極：3mm凸型
下部電極：0.5mm凹型
DMOTMDS：250sccm
He：200sccm
イソプロピルアルコール：400sccm
O2：150sccm
熱処理温度：400℃
圧力：800Pa
成膜成長速度：900 nm/min
誘電率：2.5
ハードネス：1.0GPa
モジュラス：5.5GPa
アンテナTEG歩留まり：70%
実施例6
被処理体：低誘電率シリコン絶縁膜
上部電極：6mm凸型
下部電極：0.5mm凹型
DMOTMDS：250sccm
He：200sccm
イソプロピルアルコール：400sccm
O2：150sccm
圧力：800Pa
熱処理温度：400℃
成膜成長速度：700 nm/min
誘電率：2.5
ハードネス：1.0GPa
モジュラス：5.5GPa
アンテナTEG歩留まり：100%
実施例7
被処理体：低誘電率シリコン絶縁膜
上部電極：3mm凸型
下部電極：0.5mm凹型
DMOTMDS：125sccm
He：200sccm
イソプロピルアルコール：400sccm
O2：75sccm
圧力：600Pa
熱処理温度：400℃
成膜成長速度：640nm/min
誘電率：2.52
ハードネス：1.2GPa
モジュラス：8GPa
アンテナTEG歩留まり：100%
実施例8
被処理体：低誘電率シリコン絶縁膜
上部電極：1.5mm凸型
下部電極：0.5mm凹型
DMOTMDS：63sccm
He：100sccm
イソプロピルアルコール：200sccm
O2：37sccm
圧力：600Pa
熱処理温度：400℃
成膜成長速度：450 nm/min
誘電率：2.51
ハードネス：1.1GPa
モジュラス：6GPa
アンテナTEG歩留まり：100%
以上を表にまとめると以下の通りである。
今回確認した誘電率は65nm世代にて要求されている2.5〜2.7の範囲にて行った。尚、各々の組み合わせを用いる事で実施した成膜成長速度の低下による効果を数値化したところ、成膜成長速度を好ましくは750nm以下とする事でプラズマダメージが無く且つ低誘電率と高強度を兼ね合わせた膜の形成が可能となる事を確認した。また、微細化に伴う配線高さが小さくなる為に成膜制御性も向上する為に優位性の高いプロセス技術である。
なお、実施例１と実施例４の条件においてアンテナTEGウエハを使ってTEG歩留まりを測定した結果を図５Aと図５Bにそれぞれ示す。部位aはリーク電流値が多く、絶縁破壊のある領域であり、部位bになると、リーク電流値が小さく、ダメージが無いことになる。また、図４Aから図４Cはリーク電流分布を示す図面であり、非接触式電気特性評価器による表示画面のコピーである。図４A（ｋ＝２．４）と図４B（ｋ＝２．７）は従来技術（図５Aに対応する条件）によるもので、図４Cは図５Bと同じ条件で成膜したウエハのリーク電流分布を示す。この図では部位aがプラスに帯電、部位bがマイナスに帯電していることを示している。図４A、４Bと図４Cで色の分布が逆転しているが、これは本質的な差異ではなく（膜によって中心部がマイナスになったりプラスになったりする）、中心部と外周部で色の違いが大きいかどうかが問題になる。図４A、４Bでは、色の違いが大きい、つまり電荷の差が大きく、面内の横方向に電気が走り、絶縁破壊が起り易いことがわかる。
上述してきた態様は本発明を制限するためのものではなく、本発明の好ましい形態を説明するためのものであるが、少なくとも１つの態様は、容量結合方式によるプラズマ発生装置を用いてプラズマの不安定化を回避させてプラズマダメージを削減させて且つ膜の強度を高める方法であって、一般式SiaObCxHy(式中、a,b,x,yは任意の整数)で表されるシリコン系炭化水素化合物を材料ガスとしてプラズマCVD法により成膜される膜の成膜成長速度制御を行うために、プロセスガス流量を定めた比率にて下げる事及び圧力を下げる事で成膜成長速度を低減することを特徴とする。また、ある態様では、放電間距離制御には凸型上部電極と凹型下部電極を用いる事により、ガス流量比以外でプラズマの不安定を回避させる事を特徴している。他の態様では、プロセスガス流量比の制御と放電間距離の調整を組み合わせ、それによりプラズマダメージを実質的に完全になくし膜の高強度を達成する事を可能としている。
図１は、本発明で使うことができるプラズマCVD装置の一例を示す模式図である。 図２は、本発明のある態様におけるシャワープレートの形状を示す模式断面図である。 図３は、本発明のある態様における下部電極の形状を示す模式断面図である。 図４A、４B、４Cは、非接触式電気特性評価器によるリーク電流分布を示すカラー画面であり、図４A、４Bは改善前（従来技術）、図４Cは改善後のウエハの帯電状態を示す。 図５A、５Bはプラズマダメージの有無を確認するための図であり、図５Aは改善前（従来技術）、図５Bは改善後の絶縁破壊の状態を示す。

Claims (25)

  1. 反応室と、前記反応室内部に設置された上部電極及び下部電極を含むプラズマＣＶＤ装置を使って、半導体基板上に薄膜を形成する方法であって、
    前記下部電極上に前記半導体基板を載置する工程、
    シリコン系炭化水素化合物の材料ガス、添加ガス、および不活性ガスから成る反応ガスを前記上部電極と前記下部電極との間に導入する工程、
    前記上部電極と前記半導体基板との距離が前記半導体基板の中心付近の方が外周付近よりも短い状態で、前記上部電極または前記下部電極にRF電力を印加し、プラズマを生成する工程、
    成膜速度を７９０nm/min未満に制御し、前記半導体基板上に低誘電率膜を成膜する工程、
    から成る薄膜形成方法。
  2. 請求項１に記載の薄膜形成方法であって、前記半導体基板の中心付近と前記上部電極との間の距離は、前記半導体基板の外周付近と前記上部電極との間の距離の70%から99％である、ところの薄膜形成方法。
  3. 請求項２に記載の薄膜形成方法であって、前記上部電極の前記半導体基板に対向する面は凸状であり、凸量は0.5mmから6mmである、ところの薄膜形成方法。
  4. 請求項１に記載の薄膜形成方法であって、前記添加ガスは、水素／炭化水素添加ガス及び酸化性添加ガスからなる、ところの薄膜形成方法。
  5. 請求項４に記載の薄膜形成方法であって、前記水素／炭化水素添加ガスの流量は、前記材料ガスの流量と同量またはそれ以上である、ところの薄膜形成方法。
  6. 請求項５に記載の薄膜形成方法であって、前記水素／炭化水素添加ガスの流量は、前記材料ガスの流量の１．５倍以上である、ところの薄膜形成方法。
  7. 請求項４に記載の薄膜形成方法であって、前記酸化性ガスの流量は、前記材料ガスの流量と同量またはそれ以下である、ところの薄膜形成方法。
  8. 請求項４に記載の薄膜形成方法であって、反応ガスを導入する工程は、前記材料ガス、前記水素／炭化水素系添加ガス、前記酸化性添加ガス、および前記不活性ガスの流量をそれぞれＡ、Ｂ、Ｃ及びＤとしたとき、流量比がＡ：Ｂ：Ｃ：Ｄ＝０．２５〜０．５：１〜０．５：０．２５〜０．５：１となるように導入する工程から成る、ところの薄膜形成方法。
  9. 請求項８に記載の薄膜形成方法であって、前記材料ガスの流量は20sccmから350sccm、前記水素／炭化水素系添加ガスの流量は100sccmから900sccm、前記酸化性添加ガスの流量は25sccmから300sccm、前記不活性ガスの流量は30sccmから700sccmである、ところの薄膜形成方法。
  10. 請求項１に記載の薄膜形成方法であって、成膜されている前記低誘電率膜はプラズマダメージがなく、ハードネスが１．１GPa以上、モジュラスが６GPa以上である、ところの薄膜形成方法。
  11. 請求項１に記載の薄膜形成方法であって、前記下部電極表面は凹形状に加工処理されており、前記半導体基板の裏面の外周付近とのみ接触する、ところの薄膜形成方法。
  12. 請求項１１に記載の薄膜形成方法であって、前記下部電極の凹量は0.5mmから2.0mmである、ところの薄膜形成方法。
  13. 請求項１に記載の薄膜形成方法であって、前記材料ガスは、
    （式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、及び
    （式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    からなる群から選択される少なくとも一つのシリコン系炭化水素化合物である、ところの薄膜形成方法。
  14. 請求項４に記載の薄膜形成方法であって、前記水素／炭化水素系添加ガスは、CnH2n+2(nは１から5の整数)、CnH2n(nは1から5の整数)、CnH2n+2O(nは１から5の整数)のいずれか、またはこれらの組み合わせから選択される、ところの薄膜形成方法。
  15. 請求項４に記載の薄膜形成方法であって、前記酸化性添加ガスは、O2、O3、CO2、H2Oのいずれか、またはこれらの組み合わせから選択される、ところの薄膜形成方法。
  16. 請求項１に記載の薄膜形成方法であって、前記不活性ガスは、He、Ar、Kr、Xeのいずれか、またはこれらの組み合わせから選択される、ところの薄膜形成方法。
  17. 反応室と、前記反応室内部に設置された上部電極及び下部電極を含むプラズマＣＶＤ装置を使って、半導体基板上に薄膜を形成する方法であって、
    前記下部電極上に前記半導体基板を載置する工程、
    シリコン系炭化水素化合物の材料ガス、添加ガス、および不活性ガスから成る反応ガスを前記上部電極と前記下部電極との間に導入する工程であって、それぞれの流量をＡ、Ｂ、Ｃ及びＤとすると、流量比がＡ：Ｂ：Ｃ：Ｄ＝０．２５〜０．５：１〜０．５：０．２５〜０．５：１となるように導入する工程、
    前記上部電極または前記下部電極にRF電力を印加し、プラズマを生成する工程、
    成膜速度を７９０nm/min未満に制御し、前記半導体基板上に低誘電率膜を成膜する工程、
    から成る薄膜形成方法。
  18. 請求項１７に記載の薄膜形成方法であって、前記材料ガスの流量Ａは20sccmから350sccm、前記水素／炭化水素系添加ガスの流量Ｂは100sccmから900sccm、前記酸化性添加ガスの流量Ｃは25sccmから300sccm、前記不活性ガスの流量Ｄは30sccmから700sccmである、ところの薄膜形成方法。
  19. 請求項１７に記載の薄膜形成方法であって、前記上部電極または前記下部電極にRF電力を印加する工程は、前記上部電極と前記半導体基板間の距離が前記半導体基板の中心付近の方が外周付近よりも短い状態において実行される、ところの薄膜形成方法。
  20. 請求項１９に記載の薄膜形成方法であって、前記半導体基板の中心付近と前記上部電極との間の距離は、前記半導体基板の外周付近と前記上部電極との間の距離の70%から99％である、ところの薄膜形成方法。
  21. 請求項１７に記載の薄膜形成方法であって、成膜されている前記低誘電率膜はプラズマダメージがなく、ハードネスが１．１GPa以上、モジュラスが６GPa以上である、ところの薄膜形成方法。
  22. 請求項１７に記載の薄膜形成方法であって、前記材料ガスは、
    （式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    （式中、R1、R2、R3およびR4は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、及び
    （式中、R1、R2、R3、R4、R5およびR6は独立にCH3、C2H5、C3H7、C6H5のいずれかである）、
    よりなる群から選択される少なくとも一つのシリコン系炭化水素化合物である、ところの薄膜形成方法。
  23. 請求項１７に記載の薄膜形成方法であって、前記水素／炭化水素系添加ガスは、CnH2n+2(nは１から5の整数)、CnH2n(nは1から5の整数)、CnH2n+2O(nは１から5の整数)のいずれか、またはこれらの組み合わせから選択される、ところの薄膜形成方法。
  24. 請求項１７に記載の薄膜形成方法であって、前記酸化性添加ガスは、O2、O3、CO2、H2Oのいずれか、またはこれらの組み合わせから選択される、ところの薄膜形成方法。
  25. 請求項１７に記載の薄膜形成方法であって、前記不活性ガスは、He、Ar、Kr、Xeのいずれか、またはこれらの組み合わせから選択される、ところの薄膜形成方法。
JP2006074250A 2005-03-22 2006-03-17 膜質の安定な低誘電率膜の形成方法 Active JP4545107B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/086,598 US7560144B2 (en) 2005-03-22 2005-03-22 Method of stabilizing film quality of low-dielectric constant film

Publications (2)

Publication Number Publication Date
JP2006270097A true JP2006270097A (ja) 2006-10-05
JP4545107B2 JP4545107B2 (ja) 2010-09-15

Family

ID=37035523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006074250A Active JP4545107B2 (ja) 2005-03-22 2006-03-17 膜質の安定な低誘電率膜の形成方法

Country Status (2)

Country Link
US (1) US7560144B2 (ja)
JP (1) JP4545107B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893675B1 (ko) 2007-05-11 2009-04-17 주식회사 테스 비정질 탄소막 형성 방법 및 이를 이용한 반도체 소자의제조 방법
KR101390349B1 (ko) 2007-11-22 2014-05-02 (주)소슬 아모포스 카본막, 그 형성 방법 및 이를 이용한 반도체소자의 제조 방법
US8883246B2 (en) 2007-12-12 2014-11-11 Plasmatrix Materials Ab Plasma activated chemical vapour deposition method and apparatus therefor

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
JP2015106595A (ja) * 2013-11-29 2015-06-08 株式会社日立ハイテクノロジーズ 熱処理装置
US20160138160A1 (en) * 2014-11-18 2016-05-19 Lam Research Corporation Reactive ultraviolet thermal processing of low dielectric constant materials
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0314228A (ja) * 1989-06-13 1991-01-22 Nec Corp プラズマ処理装置
JPH04157164A (ja) * 1990-10-18 1992-05-29 Canon Inc プラズマ処理装置
JPH0499530U (ja) * 1991-01-22 1992-08-27
JPH09115840A (ja) * 1995-10-17 1997-05-02 Hitachi Electron Eng Co Ltd Ｃｖｄ処理用ウエハ収容トレー
JPH11229185A (ja) * 1998-02-13 1999-08-24 Kobe Steel Ltd 耐熱割れ性および耐食性に優れたＡｌ材料
JPH11288931A (ja) * 1998-02-05 1999-10-19 Nippon Asm Kk 絶縁膜及びその製造方法
JP2000269146A (ja) * 1999-03-18 2000-09-29 Nippon Asm Kk プラズマｃｖｄ成膜装置
JP2003045849A (ja) * 2001-07-27 2003-02-14 Sanyo Electric Co Ltd プラズマ処理装置
JP2003309115A (ja) * 2002-04-16 2003-10-31 Asm Japan Kk プラズマｃｖｄ装置
JP2003332328A (ja) * 2002-03-04 2003-11-21 Asm Japan Kk 低誘電率及び高機械的強度を有するシリコン系絶縁膜の形成方法
JP2004256479A (ja) * 2003-02-27 2004-09-16 Tosoh Corp 有機シラン化合物を含んでなる絶縁膜用材料、その製造方法および半導体デバイス
JP2005033189A (ja) * 2003-06-17 2005-02-03 Semiconductor Process Laboratory Co Ltd 成膜方法、半導体装置の製造方法及び半導体装置
JP2005072584A (ja) * 2003-08-20 2005-03-17 Asm Japan Kk 低誘電率及び低膜応力を有するシリコン系絶縁膜を形成する方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494522A (en) * 1993-03-17 1996-02-27 Tokyo Electron Limited Plasma process system and method
US5439524A (en) 1993-04-05 1995-08-08 Vlsi Technology, Inc. Plasma processing apparatus
US5628869A (en) * 1994-05-09 1997-05-13 Lsi Logic Corporation Plasma enhanced chemical vapor reactor with shaped electrodes
AU3553795A (en) 1994-09-15 1996-03-29 Materials Research Corporation Apparatus and method for clampling a substrate
JPH08130207A (ja) 1994-10-31 1996-05-21 Matsushita Electric Ind Co Ltd プラズマ処理装置
JP3220619B2 (ja) * 1995-05-24 2001-10-22 松下電器産業株式会社 ガス伝熱プラズマ処理装置
JPH09320799A (ja) 1996-05-27 1997-12-12 Hitachi Ltd プラズマ処理装置およびプラズマ処理方法
KR100252210B1 (ko) * 1996-12-24 2000-04-15 윤종용 반도체장치 제조용 건식식각장치
JP4268231B2 (ja) 1997-12-12 2009-05-27 忠弘 大見 プラズマ処理装置、表面処理方法および光学部品の製造法
US7064088B2 (en) * 1998-02-05 2006-06-20 Asm Japan K.K. Method for forming low-k hard film
US6228438B1 (en) 1999-08-10 2001-05-08 Unakis Balzers Aktiengesellschaft Plasma reactor for the treatment of large size substrates
EP1184894B1 (en) 2000-08-29 2007-11-21 Qimonda Dresden GmbH & Co. oHG Method of operating a susceptor for semiconductor wafers

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0314228A (ja) * 1989-06-13 1991-01-22 Nec Corp プラズマ処理装置
JPH04157164A (ja) * 1990-10-18 1992-05-29 Canon Inc プラズマ処理装置
JPH0499530U (ja) * 1991-01-22 1992-08-27
JPH09115840A (ja) * 1995-10-17 1997-05-02 Hitachi Electron Eng Co Ltd Ｃｖｄ処理用ウエハ収容トレー
JPH11288931A (ja) * 1998-02-05 1999-10-19 Nippon Asm Kk 絶縁膜及びその製造方法
JPH11229185A (ja) * 1998-02-13 1999-08-24 Kobe Steel Ltd 耐熱割れ性および耐食性に優れたＡｌ材料
JP2000269146A (ja) * 1999-03-18 2000-09-29 Nippon Asm Kk プラズマｃｖｄ成膜装置
JP2003045849A (ja) * 2001-07-27 2003-02-14 Sanyo Electric Co Ltd プラズマ処理装置
JP2003332328A (ja) * 2002-03-04 2003-11-21 Asm Japan Kk 低誘電率及び高機械的強度を有するシリコン系絶縁膜の形成方法
JP2003309115A (ja) * 2002-04-16 2003-10-31 Asm Japan Kk プラズマｃｖｄ装置
JP2004256479A (ja) * 2003-02-27 2004-09-16 Tosoh Corp 有機シラン化合物を含んでなる絶縁膜用材料、その製造方法および半導体デバイス
JP2005033189A (ja) * 2003-06-17 2005-02-03 Semiconductor Process Laboratory Co Ltd 成膜方法、半導体装置の製造方法及び半導体装置
JP2005072584A (ja) * 2003-08-20 2005-03-17 Asm Japan Kk 低誘電率及び低膜応力を有するシリコン系絶縁膜を形成する方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893675B1 (ko) 2007-05-11 2009-04-17 주식회사 테스 비정질 탄소막 형성 방법 및 이를 이용한 반도체 소자의제조 방법
KR101390349B1 (ko) 2007-11-22 2014-05-02 (주)소슬 아모포스 카본막, 그 형성 방법 및 이를 이용한 반도체소자의 제조 방법
US8883246B2 (en) 2007-12-12 2014-11-11 Plasmatrix Materials Ab Plasma activated chemical vapour deposition method and apparatus therefor

Also Published As

Publication number Publication date
US7560144B2 (en) 2009-07-14
JP4545107B2 (ja) 2010-09-15
US20060216433A1 (en) 2006-09-28

Similar Documents

Publication Publication Date Title
JP4545107B2 (ja) 膜質の安定な低誘電率膜の形成方法
US10529554B2 (en) Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10312055B2 (en) Method of depositing film by PEALD using negative bias
JP3725100B2 (ja) 成膜方法
KR100355914B1 (ko) 저온플라즈마를이용한직접회로제조방법
TWI605514B (zh) 用於選擇性移除鎢之乾蝕刻
US8637410B2 (en) Method for metal deposition using hydrogen plasma
US20100184302A1 (en) Method of Forming Conformal Dielectric Film Having Si-N Bonds by PECVD
US20050014365A1 (en) Methods of forming cobalt layers for semiconductor devices
KR20030040061A (ko) 배리어 금속막 제조 장치, 배리어 금속막 제조 방법,금속막 제조 방법, 및 금속막 제조 장치
SG187509A1 (en) Gas modulation to control edge exclusion in a bevel edge etching plasma chamber
JP2011054968A (ja) ＰＥＣＶＤによってＳｉ−Ｎ結合を有するコンフォーマルな誘電体膜を形成する方法
US6482754B1 (en) Method of forming a carbon doped oxide layer on a substrate
JP2010087187A (ja) 酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
KR100247515B1 (ko) 플라즈마 cvd에 의한 박막형성방법
US9378942B2 (en) Deposition method and deposition apparatus
TW462081B (en) Plasma CVD system and plasma CVD film deposition method
JP2020517103A (ja) 遠隔窒素ラジカル源によって可能となる高堆積速度高品質の窒化ケイ素
WO2012043250A1 (ja) 絶縁膜形成装置及び方法
KR101942819B1 (ko) 박막 형성 방법
US6759344B2 (en) Method for forming low dielectric constant interlayer insulation film
US20210082696A1 (en) Systems and methods of formation of a metal hardmask in device fabrication
KR20170044777A (ko) 플라즈마를 이용하여 실리콘 산화막을 형성하는 방법
US11830734B2 (en) Thermal deposition of silicon-germanium
JP2003229379A (ja) 金属膜作製方法及び金属膜作製装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080331

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090304

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100628

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100629

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130709

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4545107

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250