JP2006086533A5 - - Google Patents

Claims (10)

1. 半導体ウェハ上に集積回路を作製の際に、前記ウェハ上にパターニングされた回路の第１の特定領域にわたってフォトレジストの厚さのばらつきを低減するための方法であって、
   ａ．前記第１の特定領域の周りに第１の平担化ガードリングを形成する工程と、
   ｂ．前記ウェハ全体にわたってフォトレジストを塗布する工程とを含む方法。
2. 前記第１の特定領域内に２つ以上のデバイスのアレイを共通重心パターンで作製する工程を追加的に含む、請求項１に記載の方法。
3. 前記第１の特定領域内のフォトレジスト厚さの均一性に対する周りの構造の高度の影響を低下させるために充分な高さへと前記第１の平担化ガードリングを形成する、請求項１に記載の方法。
4. 前記高さが前記パターニングされた回路上のフォトレジスト流揺動部品の高さと実質的に等しい、請求項３に記載の方法。
5. 前記第１の平担化ガードリングの上で特徴構造を相互接続する処理を加える工程を追加的に含む、請求項１に記載の方法。
6. 少なくとも１つの追加の特定領域それぞれの周りに少なくとも１つの追加の平担化ガードリングを形成する工程、および２つ以上のデバイスのアレイを前記少なくとも１つの特定領域内に作製する工程を追加的に含む、請求項１に記載の方法。
7. 少なくとも１つの追加の特定領域それぞれの周りに少なくとも１つの追加の平担化ガードリングを形成する工程、および２つ以上のデバイスのアレイを共通重心パターンで前記少なくとも１つの特定領域内に作製する工程を追加的に含む、請求項６に記載の方法。
8. 半導体ウェハ上に集積回路を作製の際に前記ウェハ上のパターニングされた回路の封鎖領域の中でフォトレジスト厚さのばらつきを低減するための方法であって、
   ａ．前記封鎖領域を封鎖し、少なくとも１つの共通壁を共有する隣り合った平担化ガードリングを形成する工程と、
   ｂ．前記ウェハ全体にわたってフォトレジストを塗布する工程と、
   ｃ．前記封鎖領域の中に特徴構造を規定するために前記フォトレジストの層に画像形成する工程とを含む方法。
9. 少なくとも１つの前記ガードリングの中に２つ以上のデバイスを共通重心パターンで作製する工程を追加的に含む、請求項８に記載の方法。
10. 前記集積回路全域にわたって全体的に間隔を置いて複数の封鎖領域を有するように前記集積回路を設計する工程を追加的に含む、請求項８に記載の方法。