JP2003229575A5 - - Google Patents
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- 基板上の半導体層を縞状のパターンに加工し、周期を持った縦型の薄膜を形成する工程、上記縞状のパターンと交差する方向に少なくとも一辺を持つパターンにより、上記縦型の薄膜の一部分を除去する工程及び残された上記縦型の薄膜の所望の部分の両側にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする集積半導体装置の製造方法。
- 上記集積半導体装置は、少なくとも2個のトランジスタを有し、該2個のトランジスタは、不活性領域を介して上記縦型の薄膜の長手方向に隣接し、上記複数の縦型の薄膜の内の所望の一つの薄膜が上記除去によって残された部分は、少なくとも上記隣接する2個のトランジスタがそれぞれ配置される領域に位置することを特徴とする請求項1記載の集積半導体装置の製造方法。
- 上記所望の一つの薄膜は、少なくとも上記2個のトランジスタがそれぞれ配置される領域の間で上記除去により除去されていることを特徴とする請求項2記載の集積半導体装置の製造方法。
- 上記所望の一つの薄膜は、上記2個のトランジスタがそれぞれ配置される領域の間も連続して存在していることを特徴とする請求項2記載の集積半導体装置の製造方法。
- 上記縞状のパターンは、光の干渉を利用して形成されたことを特徴とする請求項1から4のいずれか一に記載の集積半導体装置の製造方法。
- 上記半導体層は、絶縁膜上に配置されていることを特徴とする請求項1から5のいずれか一に記載の集積半導体装置の製造方法。
- 基板上の半導体層を、周期を持った複数の縦型の薄膜に加工する工程、該複数の縦型の薄膜の長手方向の所望の部分を除去する工程及び残された上記縦型の薄膜の所望の部分の両側面にゲート絶縁膜を介してゲート電極を形成する工程を有することを特徴とする集積半導体装置の製造方法。
- 上記集積半導体装置は、少なくとも2個のトランジスタを有し、該2個のトランジスタは、不活性領域を介して上記縦型の薄膜の長手方向に隣接し、上記複数の縦型の薄膜の内の所望の一つの薄膜が上記除去によって残された部分は、少なくとも上記隣接する2個のトランジスタがそれぞれ配置される領域に位置することを特徴とする請求項7記載の集積半導体装置の製造方法。
- 上記所望の一つの薄膜は、少なくとも上記2個のトランジスタがそれぞれ配置される領域の間で上記除去により除去されていることを特徴とする請求項8記載の集積半導体装置の製造方法。
- 上記所望の一つの薄膜は、上記2個のトランジスタがそれぞれ配置される領域の間で連続していることを特徴とする請求項8記載の集積半導体装置の製造方法。
- 上記複数の縦型の薄膜は、光の干渉を利用して形成されたパターンを用いて形成されたことを特徴とする請求項7から10のいずれか一に記載の集積半導体装置の製造方法。
- 上記半導体層は、絶縁膜上に配置されていることを特徴とする請求項7から11のいずれか一に記載の集積半導体装置の製造方法。
- チャネルを構成する縦型の薄膜を備えたトランジスタの少なくとも2個が、該縦型の薄膜の長手方向に、素子分離領域を介して隣接する構造を有する集積半導体装置の製造方法であって、基板上の半導体層を加工し、上記縦型の薄膜がその長手方向に連続した構造を形成する第1の工程、上記縦型の薄膜がその長手方向に連続した構造の少なくとも両端部の所望の範囲を除去する第2の工程及び上記縦型の薄膜の所望の2箇所の部分の両側に、それぞれゲート絶縁膜を介してゲート電極を形成する第3の工程を有し、上記ゲート電極はそれぞれ異なる上記トランジスタに配置されていることを特徴とする集積半導体装置の製造方法。
- 上記縦型の薄膜は、少なくとも上記2個のトランジスタがそれぞれ配置される領域の間で上記第2の工程の除去のときに除去されることを特徴とする請求項13記載の集積半導体装置の製造方法。
- 上記縦型の薄膜は、上記2個のトランジスタの間が連続した構造であることを特徴とする請求項13記載の集積半導体装置の製造方法。
- 基板上の絶縁膜上に配置された縦型の薄膜を有するトランジスタを少なくとも2個具備し、該2個のトランジスタは、不活性領域を介して上記縦型の薄膜の長手方向に隣接し、上記縦型の薄膜は、それぞれの所望の部分の両側にゲート絶縁膜を介してゲート電極が形成されて上記トランジスタのチャネルを構成し、上記2個のトランジスタの一方のチャネルを構成する縦型の薄膜の長手方向の延長上に、上記トランジスタの他方のチャネルを構成する縦型の薄膜が配置されていることを特徴とする集積半導体装置。
- 上記縦型の薄膜は、上記2個のトランジスタの間が連続した構造であることを特徴とする請求項16記載の集積半導体装置の製造方法。
- 周期を持って配置された縦型の薄膜が基板上の絶縁膜上に配置され、少なくとも2個のトランジスタが、不活性領域を介して上記縦型の薄膜の長手方向に隣接した構造を具備し、上記縦型の薄膜の内の所望の一つは、上記2個のトランジスタの一方の領域にあり、該所望の一つの縦型の薄膜の長手方向の延長上で、かつ、上記トランジスタの他方の領域の上に、さらに上記縦型の薄膜が配置されていることを特徴とする集積半導体装置。
- 上記所望の一つの縦型の薄膜と、上記他方のトランジスタの領域の上の縦型の薄膜は、その間が連続した縦型の薄膜であることを特徴とする請求項18記載の集積半導体装置。
- 上記所望の一つの縦型の薄膜と、上記他方のトランジスタの領域の上の縦型の薄膜は、それぞれの所望の部分の両側にゲート絶縁膜を介してゲート電極が形成されて上記一方及び他方のトランジスタのチャネルをそれぞれ構成することを特徴とする請求項18又は19記載の集積半導体装置。
- 半導体基板上に絶縁膜を介して形成された半導体層を第1方向に延在する縞状のパターンに加工し、前記第1方向と交わる第2方向に一定の周期を持った縦型の薄膜を形成する工程と、半導体層の一部を除去して第1活性領域と第2活性領域とを形成する工程と、前記第1活性領域の前記半導体層と前記第2活性領域の前記半導体層の前記第2方向と交わるそれぞれの両側面にゲート電極を形成する工程とを有することを特徴とする集積半導体装置の製造方法。
- 請求項21記載の集積半導体装置の製造方法において、前記縦型の薄膜を形成する工程は、露光波長よりも狭いピッチで縞状に加工されたレジストをマスクに加工する工程であることを特徴とする集積半導体装置の製造方法。
- 請求項21記載の集積半導体装置の製造方法において、前記半導体層の一部を除去することによって素子分離領域を形成することを特徴とする集積半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002026278A JP2003229575A (ja) | 2002-02-04 | 2002-02-04 | 集積半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002026278A JP2003229575A (ja) | 2002-02-04 | 2002-02-04 | 集積半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003229575A JP2003229575A (ja) | 2003-08-15 |
JP2003229575A5 true JP2003229575A5 (ja) | 2005-08-11 |
Family
ID=27748158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002026278A Pending JP2003229575A (ja) | 2002-02-04 | 2002-02-04 | 集積半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003229575A (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005020325A1 (ja) * | 2003-08-26 | 2005-03-03 | Nec Corporation | 半導体装置及びその製造方法 |
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US6970373B2 (en) * | 2003-10-02 | 2005-11-29 | Intel Corporation | Method and apparatus for improving stability of a 6T CMOS SRAM cell |
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-
2002
- 2002-02-04 JP JP2002026278A patent/JP2003229575A/ja active Pending
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