JP2006013539A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】半導体チップ積層型の半導体装置において、応力による半導体チップの劣化を抑制する装置及びその製造方法を提供する。
【解決手段】半導体装置はダイパッド部２００と、表面４１に第１電極部４７を有し、裏面４２がダイパッド部２００に固定された第１半導体チップ４と、表面５１に第２電極部５７を有し、裏面５２が第１半導体チップ４の表面４１に固定されたと第２半導体チップ５と、第１，第２電極部４７，５７に接続されたリード端子部２１０，２２０と、樹脂封止体１０とを備えている。ダイパッド部２００の第２半導体チップ５が搭載される領域には貫通部２０７が形成されている。第２半導体チップ５の縁部５４は第１半導体チップ４の縁部４４から突出し、かつ、ダイパッド部２００の縁部２０２は、前記第２半導体チップ５の縁部が前記第１半導体チップ４の縁部から突出した側において、第１半導体チップ４の縁部４４から突出している。
【選択図】図１２
【解決手段】半導体装置はダイパッド部２００と、表面４１に第１電極部４７を有し、裏面４２がダイパッド部２００に固定された第１半導体チップ４と、表面５１に第２電極部５７を有し、裏面５２が第１半導体チップ４の表面４１に固定されたと第２半導体チップ５と、第１，第２電極部４７，５７に接続されたリード端子部２１０，２２０と、樹脂封止体１０とを備えている。ダイパッド部２００の第２半導体チップ５が搭載される領域には貫通部２０７が形成されている。第２半導体チップ５の縁部５４は第１半導体チップ４の縁部４４から突出し、かつ、ダイパッド部２００の縁部２０２は、前記第２半導体チップ５の縁部が前記第１半導体チップ４の縁部から突出した側において、第１半導体チップ４の縁部４４から突出している。
【選択図】図１２
Description
本発明は、半導体装置及びその製造方法、特に、複数の半導体チップを積層する半導体
チップ積層型の半導体装置及びその製造方法に関する。
チップ積層型の半導体装置及びその製造方法に関する。
特許文献１には、各半導体チップを互いにずらして積層させた半導体装置が記載されて
いる。この半導体装置では、リードフレームのリード端子部の一方が延長されて形成され
ており、この延長部分の上面に第１半導体チップが固定されるとともに、第１半導体チッ
プの縁部からから第２半導体チップの縁部が突出するように、第２半導体チップが第１半
導体チップの上に積層されている。また、延長部分の下面には、第３半導体チップが固定
され、第４半導体チップの縁部が第３半導体チップの縁部から突出するように、第４半導
体チップが第３半導体チップの上に積層されている。
特開２００１−２９８１５０号公報（第１４頁、第９図）
いる。この半導体装置では、リードフレームのリード端子部の一方が延長されて形成され
ており、この延長部分の上面に第１半導体チップが固定されるとともに、第１半導体チッ
プの縁部からから第２半導体チップの縁部が突出するように、第２半導体チップが第１半
導体チップの上に積層されている。また、延長部分の下面には、第３半導体チップが固定
され、第４半導体チップの縁部が第３半導体チップの縁部から突出するように、第４半導
体チップが第３半導体チップの上に積層されている。
半導体チップの縁部が他の半導体チップの縁部から突出しない場合には、突出する部分
に加わる応力について考慮する必要はないが、特許文献１に記載の構造のように半導体チ
ップの縁部が他の半導体チップの縁部から突出する場合には、突出部分に加わる応力が問
題となる。
に加わる応力について考慮する必要はないが、特許文献１に記載の構造のように半導体チ
ップの縁部が他の半導体チップの縁部から突出する場合には、突出部分に加わる応力が問
題となる。
特許文献１の構造では、第４半導体チップの縁部が第３半導体チップから突出しており
、この突出した縁部の上下にはリードフレームも他の半導体チップも存在しないため、樹
脂封止した後に金型から取り外す際に、第４半導体チップの縁部が樹脂変形によって受け
る応力が大きい。特に、第４半導体チップの縁部が第３半導体チップの縁部から突出する
境界の部分（エッジ部）に応力が集中し、エッジ部において第４半導体チップが割れる虞
がある。
、この突出した縁部の上下にはリードフレームも他の半導体チップも存在しないため、樹
脂封止した後に金型から取り外す際に、第４半導体チップの縁部が樹脂変形によって受け
る応力が大きい。特に、第４半導体チップの縁部が第３半導体チップの縁部から突出する
境界の部分（エッジ部）に応力が集中し、エッジ部において第４半導体チップが割れる虞
がある。
本発明の目的は、半導体チップ積層型の半導体装置において、応力による半導体チップ
の劣化を抑制することにある。
の劣化を抑制することにある。
本発明に係る半導体装置は、樹脂封止体によって封止される半導体装置であって、表面
及び裏面を有するダイパッド部と、第１及び第２半導体チップと、リード端子部と、樹脂
封止体とを備えている。第１半導体チップは、第１電極部が形成された表面と、ダイパッ
ド部の表面に固定された裏面とを有している。第２半導体チップは、第２電極部が形成さ
れた表面と、第１半導体チップの表面に固定された裏面とを有している。リード端子部は
、第１及び第２電極部に電気的に接続されている。樹脂封止体は、ダイパッド部、第１及
び第２半導体チップを封止している。この半導体装置では、第２半導体チップの縁部が第
１半導体チップの縁部から突出し、かつ、ダイパッド部の縁部が第１半導体チップの上記
縁部から突出していることを特徴としている。また、ダイパッド部の第２半導体チップが搭載される領域、即ち第２半導体チップと第１半導体チップとが重なる領域に貫通部が形成されている。
及び裏面を有するダイパッド部と、第１及び第２半導体チップと、リード端子部と、樹脂
封止体とを備えている。第１半導体チップは、第１電極部が形成された表面と、ダイパッ
ド部の表面に固定された裏面とを有している。第２半導体チップは、第２電極部が形成さ
れた表面と、第１半導体チップの表面に固定された裏面とを有している。リード端子部は
、第１及び第２電極部に電気的に接続されている。樹脂封止体は、ダイパッド部、第１及
び第２半導体チップを封止している。この半導体装置では、第２半導体チップの縁部が第
１半導体チップの縁部から突出し、かつ、ダイパッド部の縁部が第１半導体チップの上記
縁部から突出していることを特徴としている。また、ダイパッド部の第２半導体チップが搭載される領域、即ち第２半導体チップと第１半導体チップとが重なる領域に貫通部が形成されている。
本発明に係る半導体装置では、第２半導体チップの縁部が第１半導体チップ縁部から突
出している部分、即ち、第２半導体チップが第１半導体チップから突出する部分（はみ出
し部分）と同じ側において、ダイパッド部が第１半導体チップから突出しているので、は
み出し部分のダイパッド部側では、ダイパッド部によって樹脂封止体が分断されている。
これにより、樹脂封止後の半導体装置を金型からの取り外す際に、はみ出し部が樹脂の変
形から受ける応力を低減することができ、第２半導体チップの劣化を抑制することができ
る。
また、ダイパッド部に脆弱部としての貫通部を形成しているので、樹脂封止後の半導体装置を金型からの取り外す際に樹脂の変形による応力を貫通部に応力を集中させて、これにより、はみ出し部が受ける応力をさらに低減することができる。また、第１半導体チップ及び第２半導体チップが重なる領域において貫通部を形成しているので、貫通部に応力が集中して、第１半導体チップの貫通部上方の部分にも応力が集中したとしても、この部分では第１半導体チップに第２半導体チップが重なって配置されているため、第１半導体チップの強度が大きく、第１半導体チップが貫通部の上方の部分で劣化することを抑制することができる。
出している部分、即ち、第２半導体チップが第１半導体チップから突出する部分（はみ出
し部分）と同じ側において、ダイパッド部が第１半導体チップから突出しているので、は
み出し部分のダイパッド部側では、ダイパッド部によって樹脂封止体が分断されている。
これにより、樹脂封止後の半導体装置を金型からの取り外す際に、はみ出し部が樹脂の変
形から受ける応力を低減することができ、第２半導体チップの劣化を抑制することができ
る。
また、ダイパッド部に脆弱部としての貫通部を形成しているので、樹脂封止後の半導体装置を金型からの取り外す際に樹脂の変形による応力を貫通部に応力を集中させて、これにより、はみ出し部が受ける応力をさらに低減することができる。また、第１半導体チップ及び第２半導体チップが重なる領域において貫通部を形成しているので、貫通部に応力が集中して、第１半導体チップの貫通部上方の部分にも応力が集中したとしても、この部分では第１半導体チップに第２半導体チップが重なって配置されているため、第１半導体チップの強度が大きく、第１半導体チップが貫通部の上方の部分で劣化することを抑制することができる。
（１）第１実施形態
〔構造〕
図１は、本発明の第１実施形態に係る半導体装置１の上面透視図（上部の樹脂封止体の
上部を取り除いた図）であり、図２は、図１のＡ−Ａにおける断面図である。半導体装置
１は、例えば、半導体メモリ装置である。
〔構造〕
図１は、本発明の第１実施形態に係る半導体装置１の上面透視図（上部の樹脂封止体の
上部を取り除いた図）であり、図２は、図１のＡ−Ａにおける断面図である。半導体装置
１は、例えば、半導体メモリ装置である。
この半導体装置１は、ダイパッド部２００及びリード端子部２１０，２２０を有するリ
ードフレーム２と、半導体チップ４及び５とを備えている。
ードフレーム２と、半導体チップ４及び５とを備えている。
リードフレーム２は、ダイパッド部２００と、ダイパッド部２００の両側に所定の間隔
（０．３ｍｍ以上）を持って配置されたリード端子部２１０及び２２０と、ダイパッド部
２００を支持する支持部２３０及び２４０とを備えている。ダイパッド部２００は、平面
視略矩形に形成されており、互いに対向する面２０１及び２０２を有している。面２０１
は、互いに対向する辺２０３及び２０４と、辺２０３及び２０４と隣り合うと共に互いに
対向する辺２０５及び２０６とを有している。ダイパッド部２００は、辺２０３及び２０
４に沿って配置された支持部２３０及び２４０に固定されている。リード端子部２１０は
、複数のリード端子からなる。リード端子部２１０の複数のリード端子は、ダイパッド部
２００の辺２０３の側において、辺２０３と所定の間隔（０．３ｍｍ以上）をもって、辺
２０３に沿って配置されている。リード端子部２１０は、樹脂封止体１０の内部に配置さ
れるインナー部２１１と、樹脂封止体１０の外部に配置されるアウター部２１２とを有し
ている。アウター部２１２は、外部の端子の配置に合わせて折り曲げられている。リード
端子部２２０は、複数のリード端子からなる。リード端子部２２０の複数のリード端子は
、ダイパッド部２００の辺２０４の側において、辺２０４と所定の間隔（０．３ｍｍ以上
）をもって、辺２０４に沿って配置されている。リード端子部２２０は、樹脂封止体１０
の内部に配置されたインナー部２２１と、樹脂封止体１０の外部に配置されたアウター部
２２２とを有している。アウター部２２２は、外部の端子の配置に合わせて折り曲げられ
ている。リード端子部２１０とリード端子部２２０とは、ダイパッド部２００を挟んで互
いに対向するように配置されている。
（０．３ｍｍ以上）を持って配置されたリード端子部２１０及び２２０と、ダイパッド部
２００を支持する支持部２３０及び２４０とを備えている。ダイパッド部２００は、平面
視略矩形に形成されており、互いに対向する面２０１及び２０２を有している。面２０１
は、互いに対向する辺２０３及び２０４と、辺２０３及び２０４と隣り合うと共に互いに
対向する辺２０５及び２０６とを有している。ダイパッド部２００は、辺２０３及び２０
４に沿って配置された支持部２３０及び２４０に固定されている。リード端子部２１０は
、複数のリード端子からなる。リード端子部２１０の複数のリード端子は、ダイパッド部
２００の辺２０３の側において、辺２０３と所定の間隔（０．３ｍｍ以上）をもって、辺
２０３に沿って配置されている。リード端子部２１０は、樹脂封止体１０の内部に配置さ
れるインナー部２１１と、樹脂封止体１０の外部に配置されるアウター部２１２とを有し
ている。アウター部２１２は、外部の端子の配置に合わせて折り曲げられている。リード
端子部２２０は、複数のリード端子からなる。リード端子部２２０の複数のリード端子は
、ダイパッド部２００の辺２０４の側において、辺２０４と所定の間隔（０．３ｍｍ以上
）をもって、辺２０４に沿って配置されている。リード端子部２２０は、樹脂封止体１０
の内部に配置されたインナー部２２１と、樹脂封止体１０の外部に配置されたアウター部
２２２とを有している。アウター部２２２は、外部の端子の配置に合わせて折り曲げられ
ている。リード端子部２１０とリード端子部２２０とは、ダイパッド部２００を挟んで互
いに対向するように配置されている。
半導体チップ４は、平面視略矩形であり、互いに対向する面４１及び４２を有している
。面４１は、互いに対向する辺４３及び４４と、辺４３及び４４と隣り合うと共に互いに
対向する辺４５及び４６とを有している。ここでは、半導体チップ４の辺４３と辺４４と
の間の長さ（２Ｘ）、即ち辺４５及び４６の長さは１１．４ｍｍとする。半導体チップ４
は、面４１の辺４３側に電極部４７を有している。電極部４７は、複数の電極からなる。
電極部４７の複数の電極は、辺４３に沿って配置されている。半導体チップ４のチップ厚
は、例えば、半導体チップ４の辺４３と辺４４との間の長さの半分Ｘ＝５．７ｍｍの０．
０２倍から０．０６倍とする。半導体チップ４は、辺４３がダイパッド部２００の辺２０
３側に配置されるように、面４２の全面で接着剤６によりダイパッド部２００の面２０１
に固定されている。半導体チップ４の辺４３とダイパッド部２００の辺２０３との間の長
さは０．１ｍｍ以上とする。
。面４１は、互いに対向する辺４３及び４４と、辺４３及び４４と隣り合うと共に互いに
対向する辺４５及び４６とを有している。ここでは、半導体チップ４の辺４３と辺４４と
の間の長さ（２Ｘ）、即ち辺４５及び４６の長さは１１．４ｍｍとする。半導体チップ４
は、面４１の辺４３側に電極部４７を有している。電極部４７は、複数の電極からなる。
電極部４７の複数の電極は、辺４３に沿って配置されている。半導体チップ４のチップ厚
は、例えば、半導体チップ４の辺４３と辺４４との間の長さの半分Ｘ＝５．７ｍｍの０．
０２倍から０．０６倍とする。半導体チップ４は、辺４３がダイパッド部２００の辺２０
３側に配置されるように、面４２の全面で接着剤６によりダイパッド部２００の面２０１
に固定されている。半導体チップ４の辺４３とダイパッド部２００の辺２０３との間の長
さは０．１ｍｍ以上とする。
半導体チップ５は、互いに対向する面５１及び５２を有している。面５１は、互いに対
向する辺５３及び５４と、辺５３及び５４と隣り合うとともに互いに対向する辺５５及び
５６とを有している。ここでは、半導体チップ５は半導体チップ４と同一の形状及び大き
さを有している。また、辺５３と辺５４との間の長さ、即ち辺５５及び５６の長さは２Ｘ
＝１１．４ｍｍである。半導体チップ５は、面５１の辺５４側に電極部５７を有している
。電極部５７は、複数の電極からなる。電極部５７の複数の電極は、辺５４に沿って配置
されている。半導体チップ５のチップ厚は、例えば、半導体チップ５の辺５３と辺５４と
の間の長さの半分Ｘ＝５．７ｍｍの０．０２倍から０．０６倍とする。
向する辺５３及び５４と、辺５３及び５４と隣り合うとともに互いに対向する辺５５及び
５６とを有している。ここでは、半導体チップ５は半導体チップ４と同一の形状及び大き
さを有している。また、辺５３と辺５４との間の長さ、即ち辺５５及び５６の長さは２Ｘ
＝１１．４ｍｍである。半導体チップ５は、面５１の辺５４側に電極部５７を有している
。電極部５７は、複数の電極からなる。電極部５７の複数の電極は、辺５４に沿って配置
されている。半導体チップ５のチップ厚は、例えば、半導体チップ５の辺５３と辺５４と
の間の長さの半分Ｘ＝５．７ｍｍの０．０２倍から０．０６倍とする。
半導体チップ５は、面５２を半導体チップ４の面４１に向けた状態で接着剤７により半
導体チップ４に固定される。より詳細には、半導体チップ５の辺５３が半導体チップ４の
辺４３よりも内側に位置するとともに、半導体チップ５の辺５４が半導体チップ４の辺４
４よりも外側かつダイパッド部２００の辺２０４よりも内側に位置するように、半導体チ
ップ４に固定される。即ち、図１に示すように、半導体チップ４及び５は、平面視におい
てダイパッド部２００に包含されるように配置されている。以下の説明において、半導体
チップ５の半導体チップ４から外側にはみ出す境界部をエッジ部Ｅとする。エッジ部Ｅは
、半導体チップ４の辺４４の上方における半導体チップ５の部分である。
導体チップ４に固定される。より詳細には、半導体チップ５の辺５３が半導体チップ４の
辺４３よりも内側に位置するとともに、半導体チップ５の辺５４が半導体チップ４の辺４
４よりも外側かつダイパッド部２００の辺２０４よりも内側に位置するように、半導体チ
ップ４に固定される。即ち、図１に示すように、半導体チップ４及び５は、平面視におい
てダイパッド部２００に包含されるように配置されている。以下の説明において、半導体
チップ５の半導体チップ４から外側にはみ出す境界部をエッジ部Ｅとする。エッジ部Ｅは
、半導体チップ４の辺４４の上方における半導体チップ５の部分である。
配線部８は、電極部４７を、電極部４７から近い側にあるリード端子部２１０に電気的
に接続している。配線部８は、複数の金属配線からなる。配線部８の各金属配線は、電極
部４７の電極とリード端子部２１０のリード端子とを、例えばワイヤボンディングによっ
て接続している。配線部９は、電極部５７を、電極部５７から近い側にあるリード端子部
２２０に電気的に接続している。配線部９は、複数の金属配線からなる。配線部９の各金
属配線は、電極部５７の電極をリード端子部２２０のリード端子とを、例えばワイヤボン
ディングによって接続している。
に接続している。配線部８は、複数の金属配線からなる。配線部８の各金属配線は、電極
部４７の電極とリード端子部２１０のリード端子とを、例えばワイヤボンディングによっ
て接続している。配線部９は、電極部５７を、電極部５７から近い側にあるリード端子部
２２０に電気的に接続している。配線部９は、複数の金属配線からなる。配線部９の各金
属配線は、電極部５７の電極をリード端子部２２０のリード端子とを、例えばワイヤボン
ディングによって接続している。
樹脂封止体１０は、各部を保護する目的で、リードフレーム２、半導体チップ４及び５
、並びに、配線部８及び９を封止している。より詳細には、リード端子部２１０及び２２
０のインナー部２１１及び２２１は樹脂封止体１０により封止されるが、リード端子部２
１０及び２２０のアウター部２１２及び２２２は樹脂封止体１０から外部に露出している
。
、並びに、配線部８及び９を封止している。より詳細には、リード端子部２１０及び２２
０のインナー部２１１及び２２１は樹脂封止体１０により封止されるが、リード端子部２
１０及び２２０のアウター部２１２及び２２２は樹脂封止体１０から外部に露出している
。
〔製造方法〕
図３から図５は、本実施形態に係る半導体装置１の製造方法を説明する断面図である。
図３から図５は、本実施形態に係る半導体装置１の製造方法を説明する断面図である。
まず、図３に示すように、半導体チップ４の面４２をダイパッド部２００の面２０１に
向けて、辺４３が辺２０３側に配置されるように、半導体チップ４を面４２の全面でダイ
パッド部２００の面２０１に接着剤６により固定する。このとき、半導体チップ４の辺４
３がダイパッド部２００の辺２０３から０．１ｍｍ以上内側に位置するように、半導体チ
ップ４をダイパッド部２００に固定する。
向けて、辺４３が辺２０３側に配置されるように、半導体チップ４を面４２の全面でダイ
パッド部２００の面２０１に接着剤６により固定する。このとき、半導体チップ４の辺４
３がダイパッド部２００の辺２０３から０．１ｍｍ以上内側に位置するように、半導体チ
ップ４をダイパッド部２００に固定する。
次に、図４に示すように、第２半導体チップ５の面５２を半導体チップ４の面４１に向
けた状態で、半導体チップ５の辺５３が半導体チップ４の辺４３よりも内側に位置すると
ともに、半導体チップ５の辺５４が半導体チップ４の辺４４よりも外側、かつ、ダイパッ
ド部２００の辺２０４よりも内側に配置されるように、半導体チップ５を接着剤７で半導
体チップ４に固定する。このとき、半導体チップ５の辺５４が半導体チップ４の辺４４よ
り外側にはみ出す部分（はみ出し部分）の長さは、半導体チップ５の辺５３が半導体チッ
プ４の辺４３よりも内側にずれる長さである。はみ出し部分の長さ（エッジ部Ｅと辺５４
との間の長さ）は、半導体チップ４の電極部４７が露出されて、電極部４７とリード端子
部２１０とが配線可能となるような長さであれば良い。
けた状態で、半導体チップ５の辺５３が半導体チップ４の辺４３よりも内側に位置すると
ともに、半導体チップ５の辺５４が半導体チップ４の辺４４よりも外側、かつ、ダイパッ
ド部２００の辺２０４よりも内側に配置されるように、半導体チップ５を接着剤７で半導
体チップ４に固定する。このとき、半導体チップ５の辺５４が半導体チップ４の辺４４よ
り外側にはみ出す部分（はみ出し部分）の長さは、半導体チップ５の辺５３が半導体チッ
プ４の辺４３よりも内側にずれる長さである。はみ出し部分の長さ（エッジ部Ｅと辺５４
との間の長さ）は、半導体チップ４の電極部４７が露出されて、電極部４７とリード端子
部２１０とが配線可能となるような長さであれば良い。
半導体チップ４及び５を固定した後、半導体チップ４の電極部４７の複数の電極を、電
極部４７から近い側にあるリード端子部２１０の複数のリード端子に、配線部８の複数の
金属配線でワイヤボンディングにより接続する。また、半導体チップ５の電極部５７の複
数の電極を、電極部５７から近い側にあるリード端子部２２０の複数のリード端子に、配
線部９の複数の金属配線でワイヤボンディングにより接続する。
極部４７から近い側にあるリード端子部２１０の複数のリード端子に、配線部８の複数の
金属配線でワイヤボンディングにより接続する。また、半導体チップ５の電極部５７の複
数の電極を、電極部５７から近い側にあるリード端子部２２０の複数のリード端子に、配
線部９の複数の金属配線でワイヤボンディングにより接続する。
次に、図５に示すように、リードフレーム２のリード端子部２１０及び２２０をそれぞ
れピン１０３及び１０４により金型１０１及び１０２に固定し、トランスファーモールデ
ィング法により樹脂を封止して樹脂封止体１０を形成する。リード端子部２１０及び２２
０のインナー部２１１及び２２１が金型１０１及び１０２内部に収納されるとともに、リ
ード端子部２１０及び２２０のアウター部２１２及び２２２が金型１０１及び１０２の外
部に配置されるように、リードフレーム２を金型１０１及び１０２に固定する。樹脂封止
体１０で固定されたリードフレーム２を金型１０１及び１０２から取り外した後、リード
端子部２１０及び２２０のアウター部２１２及び２２２の余分な部分を切断し、リード端
子部２１０及び２２０のアウター部２１２及び２２２を外部の端子の配置に合わせて折り
曲げて完成する。
れピン１０３及び１０４により金型１０１及び１０２に固定し、トランスファーモールデ
ィング法により樹脂を封止して樹脂封止体１０を形成する。リード端子部２１０及び２２
０のインナー部２１１及び２２１が金型１０１及び１０２内部に収納されるとともに、リ
ード端子部２１０及び２２０のアウター部２１２及び２２２が金型１０１及び１０２の外
部に配置されるように、リードフレーム２を金型１０１及び１０２に固定する。樹脂封止
体１０で固定されたリードフレーム２を金型１０１及び１０２から取り外した後、リード
端子部２１０及び２２０のアウター部２１２及び２２２の余分な部分を切断し、リード端
子部２１０及び２２０のアウター部２１２及び２２２を外部の端子の配置に合わせて折り
曲げて完成する。
〔シミュレーション結果〕
次に、上述した半導体装置１の各部の寸法値を変えて半導体装置１全体での最大応力及
びエッジ部Ｅでの最大応力をシミュレーションした結果を説明する。
次に、上述した半導体装置１の各部の寸法値を変えて半導体装置１全体での最大応力及
びエッジ部Ｅでの最大応力をシミュレーションした結果を説明する。
図６は、シミュレーションに用いた半導体装置１のシミュレーションモデルである。シ
ミュレーションモデルは、半導体装置１のダイパッド部２００を固定線１０５で二分割し
た場合の辺２０４側の半分の部分において、各部に作用する最大応力をシミュレーション
する。シミュレーションは、図６のシミュレーションモデルにおいて、半導体チップ４と
半導体チップ５とのズレの量（エッジ部Ｅと辺５４との間の長さ）Ａ、半導体チップ４，
５のチップ厚Ｂ、ダイパッド部２００の辺２０３と辺２０４との間の長さの半分Ｃを変化
させ、樹脂封止体１０の外周部に０．１ｋｇの負荷を加えた場合の、半導体装置１全体で
の最大応力及びエッジ部Ｅでの最大応力を計算する。半導体装置１全体での応力は、固定
線１０５での応力とする。以下、半導体チップ４と半導体チップ５とのズレの量Ａ、半導
体チップ４，５のチップ厚Ｂ、ダイパッド部２００の辺２０３と辺２０４との間の長さの
半分Ｃを、単に、ズレ量Ａ、チップ厚Ｂ、ダイパッド長の半分Ｃと称す。また、半導体チ
ップ５の辺５４からダイパッド部２００の辺２０４が外側にはみ出す長さをＹとする。
ミュレーションモデルは、半導体装置１のダイパッド部２００を固定線１０５で二分割し
た場合の辺２０４側の半分の部分において、各部に作用する最大応力をシミュレーション
する。シミュレーションは、図６のシミュレーションモデルにおいて、半導体チップ４と
半導体チップ５とのズレの量（エッジ部Ｅと辺５４との間の長さ）Ａ、半導体チップ４，
５のチップ厚Ｂ、ダイパッド部２００の辺２０３と辺２０４との間の長さの半分Ｃを変化
させ、樹脂封止体１０の外周部に０．１ｋｇの負荷を加えた場合の、半導体装置１全体で
の最大応力及びエッジ部Ｅでの最大応力を計算する。半導体装置１全体での応力は、固定
線１０５での応力とする。以下、半導体チップ４と半導体チップ５とのズレの量Ａ、半導
体チップ４，５のチップ厚Ｂ、ダイパッド部２００の辺２０３と辺２０４との間の長さの
半分Ｃを、単に、ズレ量Ａ、チップ厚Ｂ、ダイパッド長の半分Ｃと称す。また、半導体チ
ップ５の辺５４からダイパッド部２００の辺２０４が外側にはみ出す長さをＹとする。
図７は、シミュレーションモデルの各部の物性値である。同図（ａ）は、半導体チップ
４，５の母材と、リードフレーム２と、樹脂封止体１０と、接着剤６，７の弾性率及びポ
アソン比を示している。同図（ａ）に示すように、樹脂封止体１０は、半導体チップ４，
５の母材及びリードフレーム２に比較して、弾性係数が小さく、ポアソン比が大きい。こ
の弾性係数及びポアソン比の差が、リードフレーム２及び半導体チップ４，５に大きな応
力が発生する原因となる。同図（ｂ）は、ズレ量Ａ、チップ厚Ｂ、ダイパッド長の半分Ｃ
ごとに、シミュレーションに用いた条件（寸法）を示している。ここでは、各寸法は、半
導体チップ５の辺５３と辺５４との間の距離の半分Ｘ＝５．７ｍｍを基準とした比率で表
示している。例えば、ズレ量Ａは、条件１＝０．１の場合に０．１×５．７＝０．５７ｍ
ｍであり、チップ厚Ｂは、条件１＝０．０２の場合に０．０２×５．７＝０．１１４ｍｍ
であり、ダイパッド長の半分Ｃは、条件１＝０．７の場合に０．７×５．７＝３．９９ｍ
ｍである。
４，５の母材と、リードフレーム２と、樹脂封止体１０と、接着剤６，７の弾性率及びポ
アソン比を示している。同図（ａ）に示すように、樹脂封止体１０は、半導体チップ４，
５の母材及びリードフレーム２に比較して、弾性係数が小さく、ポアソン比が大きい。こ
の弾性係数及びポアソン比の差が、リードフレーム２及び半導体チップ４，５に大きな応
力が発生する原因となる。同図（ｂ）は、ズレ量Ａ、チップ厚Ｂ、ダイパッド長の半分Ｃ
ごとに、シミュレーションに用いた条件（寸法）を示している。ここでは、各寸法は、半
導体チップ５の辺５３と辺５４との間の距離の半分Ｘ＝５．７ｍｍを基準とした比率で表
示している。例えば、ズレ量Ａは、条件１＝０．１の場合に０．１×５．７＝０．５７ｍ
ｍであり、チップ厚Ｂは、条件１＝０．０２の場合に０．０２×５．７＝０．１１４ｍｍ
であり、ダイパッド長の半分Ｃは、条件１＝０．７の場合に０．７×５．７＝３．９９ｍ
ｍである。
図８は、ズレ量Ａ、チップ厚Ｂ、ダイパッド長の半分Ｃを変更して応力を計算した場合
の実験Ｎｏ．１〜Ｎｏ．９の結果である。例えば、実験Ｎｏ．１では、ズレ量Ａが条件１
＝０．１、チップ厚Ｂが条件１＝０．０２、ダイパッド長の半分Ｃが条件１＝０．７であ
る。
の実験Ｎｏ．１〜Ｎｏ．９の結果である。例えば、実験Ｎｏ．１では、ズレ量Ａが条件１
＝０．１、チップ厚Ｂが条件１＝０．０２、ダイパッド長の半分Ｃが条件１＝０．７であ
る。
図９（ａ）は、図８における半導体装置１全体での最大応力の計算結果を各水準Ａ１、
〜Ｃ３ごとに平均した水準別平均であり、図９（ｂ）は、水準別平均をグラフに表したも
のである。同図において、例えば、水準Ｃ１は、図８において、ダイパッド長の半分Ｃが
条件１である場合の半導体装置１全体での最大応力の平均であり、ダイパッド長の半分Ｃ
が条件１である実験Ｎｏ．１、Ｎｏ．６、Ｎｏ．８における半導体装置１全体での最大応
力の計算結果の平均（９．１＋４．６＋６．４）／３＝６．７ｋｇ／ｍｍ２である。
〜Ｃ３ごとに平均した水準別平均であり、図９（ｂ）は、水準別平均をグラフに表したも
のである。同図において、例えば、水準Ｃ１は、図８において、ダイパッド長の半分Ｃが
条件１である場合の半導体装置１全体での最大応力の平均であり、ダイパッド長の半分Ｃ
が条件１である実験Ｎｏ．１、Ｎｏ．６、Ｎｏ．８における半導体装置１全体での最大応
力の計算結果の平均（９．１＋４．６＋６．４）／３＝６．７ｋｇ／ｍｍ２である。
図１０（ａ）は、図８におけるエッジ部Ｅでの最大応力の計算結果を各水準Ａ１〜Ｃ３
ごとに平均した水準別平均であり、図１０（ｂ）は、水準別平均をグラフに表したもので
ある。例えば、水準Ｃ１は、図８において、ダイパッド長の半分Ｃが条件１である場合の
エッジ部Ｅでの最大応力の平均であり、ダイパッド長の半分Ｃが条件１である実験Ｎｏ．
２、Ｎｏ．６、Ｎｏ．８の場合の各最大応力（エッジ部）の計算結果の平均（２．６＋４
．４＋５．３）／３＝４．１ｋｇ／ｍｍ２により計算される。
ごとに平均した水準別平均であり、図１０（ｂ）は、水準別平均をグラフに表したもので
ある。例えば、水準Ｃ１は、図８において、ダイパッド長の半分Ｃが条件１である場合の
エッジ部Ｅでの最大応力の平均であり、ダイパッド長の半分Ｃが条件１である実験Ｎｏ．
２、Ｎｏ．６、Ｎｏ．８の場合の各最大応力（エッジ部）の計算結果の平均（２．６＋４
．４＋５．３）／３＝４．１ｋｇ／ｍｍ２により計算される。
図９及び図１０を参照すると、ズレ量Ａについては、半導体装置１全体での応力はズレ
量Ａによって顕著な変化を示してないが、エッジ部Ｅでの応力はズレ量Ａの増加に伴って
緩やかに大きくなることが分かる。チップ厚Ｂについては、半導体装置１全体での応力は
チップ厚Ｂの増加とともに減少しているが、エッジ部Ｅでの応力はチップ厚Ｂ１からＢ２
では増加し、チップ厚Ｂ２からＢ３では減少している。ダイパッド長の半分Ｃについては
、半導体装置１全体での応力はダイパッド長の半分Ｃによって顕著な変化を示していない
が、エッジ部Ｅでの応力はダイパッド長の半分Ｃの増加によって顕著に減少していること
が分かる。従って、図９及び図１０の水準別平均から、ダイパッド部２００が長いほど、
即ち、ダイパッド部２００の辺２０４が半導体チップ５の辺５４よりも外側にはみ出すほ
ど、エッジ部Ｅでの最大応力が減少すると予想される。
量Ａによって顕著な変化を示してないが、エッジ部Ｅでの応力はズレ量Ａの増加に伴って
緩やかに大きくなることが分かる。チップ厚Ｂについては、半導体装置１全体での応力は
チップ厚Ｂの増加とともに減少しているが、エッジ部Ｅでの応力はチップ厚Ｂ１からＢ２
では増加し、チップ厚Ｂ２からＢ３では減少している。ダイパッド長の半分Ｃについては
、半導体装置１全体での応力はダイパッド長の半分Ｃによって顕著な変化を示していない
が、エッジ部Ｅでの応力はダイパッド長の半分Ｃの増加によって顕著に減少していること
が分かる。従って、図９及び図１０の水準別平均から、ダイパッド部２００が長いほど、
即ち、ダイパッド部２００の辺２０４が半導体チップ５の辺５４よりも外側にはみ出すほ
ど、エッジ部Ｅでの最大応力が減少すると予想される。
図１１は、図６に示すＹ（半導体チップ５の辺５４からダイパッド部２００の辺２０４
が外側にはみ出す長さ）を変化させた場合のエッジ部Ｅでの最大応力をシミュレーション
した結果のグラフである。ここでは、ズレ量Ａを条件３＝０．３、チップ厚Ｂを条件１＝
０．０２とし、ダイパッド長の半分Ｃのみを変化させた。ここで、Ｙ＜０は、ダイパッド部２００の辺２０４が半導体チップ５の辺５４よりも内側にある場合を示している。
が外側にはみ出す長さ）を変化させた場合のエッジ部Ｅでの最大応力をシミュレーション
した結果のグラフである。ここでは、ズレ量Ａを条件３＝０．３、チップ厚Ｂを条件１＝
０．０２とし、ダイパッド長の半分Ｃのみを変化させた。ここで、Ｙ＜０は、ダイパッド部２００の辺２０４が半導体チップ５の辺５４よりも内側にある場合を示している。
同図によれば、ダイパッド部２００の辺２０４が半導体チップ５の辺５４よりも外側に
はみ出す長さＹが大きくなるほど（ダイパッド部２００の辺２０４が半導体チップ４の辺
４４よりはみ出す長さが大きいほど）、エッジ部Ｅの最大応力が減少することが分かる。
これは、ダイパッド部２００の辺２０４が半導体チップ４の辺４４よりはみ出す長さが大
きいほど、ダイパッド部２００の面２０２側の樹脂の変形が面２０１側の樹脂の変形に与
える影響が少なくなり、その結果、面２０１側の樹脂の変形が半導体チップ５のはみ出し
部分に及ぼす応力も減少し、半導体チップ５のエッジ部Ｅの応力も減少するためであると
考えられる。
はみ出す長さＹが大きくなるほど（ダイパッド部２００の辺２０４が半導体チップ４の辺
４４よりはみ出す長さが大きいほど）、エッジ部Ｅの最大応力が減少することが分かる。
これは、ダイパッド部２００の辺２０４が半導体チップ４の辺４４よりはみ出す長さが大
きいほど、ダイパッド部２００の面２０２側の樹脂の変形が面２０１側の樹脂の変形に与
える影響が少なくなり、その結果、面２０１側の樹脂の変形が半導体チップ５のはみ出し
部分に及ぼす応力も減少し、半導体チップ５のエッジ部Ｅの応力も減少するためであると
考えられる。
本実施形態に係る半導体装置１よれば、半導体チップ４が半導体チップ５からはみ出す
部分にダイパッド部２００が重なるように配置されているので、半導体チップ５のエッジ
部Ｅに作用する最大応力が低減され、半導体装置１の組み立て工程時（特に、樹脂封止後
の半導体装置１を金型から取り外す際）に、半導体チップ５がエッジ部Ｅにおいて劣化す
ることを抑制できる。また、ダイパッド部２００の辺２０４が半導体チップ４の辺４４よ
りも外側にはみ出す長さが大きいほど、半導体チップ５のエッジ部Ｅでの劣化抑制の効果
が増大する。
部分にダイパッド部２００が重なるように配置されているので、半導体チップ５のエッジ
部Ｅに作用する最大応力が低減され、半導体装置１の組み立て工程時（特に、樹脂封止後
の半導体装置１を金型から取り外す際）に、半導体チップ５がエッジ部Ｅにおいて劣化す
ることを抑制できる。また、ダイパッド部２００の辺２０４が半導体チップ４の辺４４よ
りも外側にはみ出す長さが大きいほど、半導体チップ５のエッジ部Ｅでの劣化抑制の効果
が増大する。
なお、上記では、半導体チップ５の面５２全体に接着剤７を配置したが、半導体チップ
４と重なっている部分、即ち、面５２の辺５３とエッジ部Ｅとの間の部分のみに接着材７
を配置して、半導体チップ５を半導体チップ４に固定するようにしても良い。
４と重なっている部分、即ち、面５２の辺５３とエッジ部Ｅとの間の部分のみに接着材７
を配置して、半導体チップ５を半導体チップ４に固定するようにしても良い。
（２）第２実施形態
図１２（ａ）は、本発明の第２実施形態に係る半導体装置１の断面図である。本実施形
態に係る半導体装置１が上記第１実施形態と異なる点は、ダイパッド部２００において、
半導体チップ４及び５が重なっている部分に貫通部２０７が形成されている点である。こ
こで、半導体チップ４及び５が重なっている部分に貫通部２０７を形成するとは、貫通部
２０７の大部分が半導体チップ４及び５が重なっている部分に形成されることであり、貫
通部２０７の一部が半導体チップ４及び５が重なっている部分以外（半導体チップ４のみ
が固定されている部分）に形成されて良い。
図１２（ａ）は、本発明の第２実施形態に係る半導体装置１の断面図である。本実施形
態に係る半導体装置１が上記第１実施形態と異なる点は、ダイパッド部２００において、
半導体チップ４及び５が重なっている部分に貫通部２０７が形成されている点である。こ
こで、半導体チップ４及び５が重なっている部分に貫通部２０７を形成するとは、貫通部
２０７の大部分が半導体チップ４及び５が重なっている部分に形成されることであり、貫
通部２０７の一部が半導体チップ４及び５が重なっている部分以外（半導体チップ４のみ
が固定されている部分）に形成されて良い。
従来、上述した半導体チップ積層型の半導体装置１では、マザー基板等に半導体装置１
を実装する際に発生する熱膨張によってダイパッド部２００と半導体チップ４との間に発
生する応力を緩和する目的で、ダイパッド部２００に貫通部を形成している。ダイパッド
部２００に形成された貫通部の部分は、他の部分よりも強度の弱い脆弱部であり、熱膨張
による応力を脆弱な貫通部の部分に集中させて、ダイパッド部２００全体が反ることを防
止している。しかし、従来、ダイパッド部２００において半導体チップ４のみが固定され
る部分に貫通部を形成しているため、貫通部の上方部分において半導体チップ４の強度が
弱く、半導体装置１の組み立て工程時（特に、樹脂封止後の半導体装置１を金型からの取
り外す際）に貫通部の部分に応力が集中すると、貫通部の上方部分において半導体チップ
４が劣化する虞がある。
を実装する際に発生する熱膨張によってダイパッド部２００と半導体チップ４との間に発
生する応力を緩和する目的で、ダイパッド部２００に貫通部を形成している。ダイパッド
部２００に形成された貫通部の部分は、他の部分よりも強度の弱い脆弱部であり、熱膨張
による応力を脆弱な貫通部の部分に集中させて、ダイパッド部２００全体が反ることを防
止している。しかし、従来、ダイパッド部２００において半導体チップ４のみが固定され
る部分に貫通部を形成しているため、貫通部の上方部分において半導体チップ４の強度が
弱く、半導体装置１の組み立て工程時（特に、樹脂封止後の半導体装置１を金型からの取
り外す際）に貫通部の部分に応力が集中すると、貫通部の上方部分において半導体チップ
４が劣化する虞がある。
図１３は、ダイパッド部２００に貫通部を設けない場合と、ダイパッド部２００におい
て半導体チップ４のみが配置される部分に貫通部を設けた場合とにおける半導体チップ４
に作用する最大応力の計算値である。貫通部を設ける場合には、半導体チップ４の貫通部
の上方での部分の最大応力を計算した。貫通部を設けない場合には、貫通部を設けた場合
と同じ位置での半導体チップ４の応力を計算した。同図から分かるように、貫通部を設け
た場合には、半導体チップ４の貫通部の上方の部分に応力が集中し、貫通部を設けない場
合の応力よりも大きくなっている。このとき、貫通部の上方では、１枚の半導体チップ４
の強度であるので、半導体チップ４が貫通部の上方の部分で劣化する虞がある。そこで、
本実施形態では、図１４に示すように、ダイパッド部２００において半導体チップ４及び
５が重なっている部分に、貫通部２０７の大部分を形成する。
て半導体チップ４のみが配置される部分に貫通部を設けた場合とにおける半導体チップ４
に作用する最大応力の計算値である。貫通部を設ける場合には、半導体チップ４の貫通部
の上方での部分の最大応力を計算した。貫通部を設けない場合には、貫通部を設けた場合
と同じ位置での半導体チップ４の応力を計算した。同図から分かるように、貫通部を設け
た場合には、半導体チップ４の貫通部の上方の部分に応力が集中し、貫通部を設けない場
合の応力よりも大きくなっている。このとき、貫通部の上方では、１枚の半導体チップ４
の強度であるので、半導体チップ４が貫通部の上方の部分で劣化する虞がある。そこで、
本実施形態では、図１４に示すように、ダイパッド部２００において半導体チップ４及び
５が重なっている部分に、貫通部２０７の大部分を形成する。
同図（ａ）に示す貫通部２０７は、略矩形状の中央部分２０７ａと、中央部分２０７ａ
から対角線に沿って外方に延びる放射状部２０７ｂとを有している。放射状部２０７ｂの
先端部側の一部は、半導体チップ４のみが配置された部分に形成されているが、貫通部２
０７の大部分は半導体チップ４及び５が重なっている部分に形成されている。
から対角線に沿って外方に延びる放射状部２０７ｂとを有している。放射状部２０７ｂの
先端部側の一部は、半導体チップ４のみが配置された部分に形成されているが、貫通部２
０７の大部分は半導体チップ４及び５が重なっている部分に形成されている。
同図（ｂ）に示す貫通部部２０７は、互いに平行な複数の棒状部分を有している。各棒
状部分の一部は、半導体チップ４のみが配置された部分に形成されているが、貫通部２０
７の大部分は半導体チップ４及び５が重なっている部分に形成されている。
状部分の一部は、半導体チップ４のみが配置された部分に形成されているが、貫通部２０
７の大部分は半導体チップ４及び５が重なっている部分に形成されている。
同図（ｃ）に示す貫通部部２０７は、各先端が鋭角をなす十字形状部を有している。十
字状部の一部は、半導体チップ４のみが配置された部分に形成されているが、貫通部２０
７の大部分は半導体チップ４及び５が重なっている部分に形成されている。
字状部の一部は、半導体チップ４のみが配置された部分に形成されているが、貫通部２０
７の大部分は半導体チップ４及び５が重なっている部分に形成されている。
同図（ｄ）に示す貫通部部２０７は、複数の略円形部を有しており、各略円形部は半導
体チップ４及び５が重なっている部分に形成されている。
体チップ４及び５が重なっている部分に形成されている。
本実施形態では、上記４通りの形状の貫通部２０７を示したが、貫通部２０７の形状は
これらに限られることはなく、貫通部２０７の大部分が半導体チップ４及び５が重なって
いる部分に形成されていれば良い。なお、本実施形態に係る半導体装置１は、図１４に示
すような貫通部２０７を有するリードフレーム２を準備し、第１実施形態と同様の製造方
法で製造する。
これらに限られることはなく、貫通部２０７の大部分が半導体チップ４及び５が重なって
いる部分に形成されていれば良い。なお、本実施形態に係る半導体装置１は、図１４に示
すような貫通部２０７を有するリードフレーム２を準備し、第１実施形態と同様の製造方
法で製造する。
本実施形態のように、貫通部２０７の大部分を半導体チップ４及び５が重なっている部
分に形成すれば、半導体装置１の組み立て工程時（樹脂封止後の半導体装置１の金型から
の取り外し時）に、貫通部２０７の上方の部分において半導体チップ４に応力が集中した
としても、この部分では半導体チップ４に半導体チップ５が重なって配置されているため
、半導体チップ４の強度が大きく、半導体チップ４が貫通部２０７の上方の部分で劣化す
ることを抑制することができる。
分に形成すれば、半導体装置１の組み立て工程時（樹脂封止後の半導体装置１の金型から
の取り外し時）に、貫通部２０７の上方の部分において半導体チップ４に応力が集中した
としても、この部分では半導体チップ４に半導体チップ５が重なって配置されているため
、半導体チップ４の強度が大きく、半導体チップ４が貫通部２０７の上方の部分で劣化す
ることを抑制することができる。
従って、本実施形態に係る半導体装置１によれば、第１実施形態と同様に、組み立て工
程時において半導体チップ５のエッジ部Ｅでの劣化を抑制することができるとともに、ダ
イパッド部２００の半導体チップ４及び５が重なって配置された部分に貫通部２０７の大
部分を形成することにより、貫通部２０７の上方の部分において半導体チップ４が劣化す
ることを抑制し、かつ、貫通部２０７によって半導体チップ４とダイパッド部２００との
間に発生する応力を低減することができる。
程時において半導体チップ５のエッジ部Ｅでの劣化を抑制することができるとともに、ダ
イパッド部２００の半導体チップ４及び５が重なって配置された部分に貫通部２０７の大
部分を形成することにより、貫通部２０７の上方の部分において半導体チップ４が劣化す
ることを抑制し、かつ、貫通部２０７によって半導体チップ４とダイパッド部２００との
間に発生する応力を低減することができる。
なお、上記では、半導体チップ４及び５が重なっている部分に貫通部２０７を形成した
が、図１２（ｂ）に示すように、半導体チップ４が配置されていない部分に貫通部２０７
を形成しても良い。この場合には、貫通部２０７の上方の部分に半導体チップ４が配置さ
れていないので、貫通部２０７の上方の部分で半導体チップ４が劣化する虞はない。
が、図１２（ｂ）に示すように、半導体チップ４が配置されていない部分に貫通部２０７
を形成しても良い。この場合には、貫通部２０７の上方の部分に半導体チップ４が配置さ
れていないので、貫通部２０７の上方の部分で半導体チップ４が劣化する虞はない。
（３）第３実施形態
図１５は、本発明の第３実施形態に係る半導体装置１の断面図である。
図１５は、本発明の第３実施形態に係る半導体装置１の断面図である。
上記では、ダイパッド部２００の面２０１に半導体チップ４及び５を積層したが、図１
５に示すように、ダイパッド部２００の面２０２にも半導体チップ４００及び５００を積
層しても良い。半導体チップ４００及び５００は、半導体チップ４及び５と同様の構成で
あるので詳細な説明を省略する。
５に示すように、ダイパッド部２００の面２０２にも半導体チップ４００及び５００を積
層しても良い。半導体チップ４００及び５００は、半導体チップ４及び５と同様の構成で
あるので詳細な説明を省略する。
半導体チップ４００は、面４０２をダイパッド部２００の面２０２に向けた状態で、辺
４０３がダイパッド部２００の辺２０３側に配置されるように面４０２の全面で接着剤６
０を介してダイパッド部２００の面２０２に固定されている。半導体チップ５００は、面
５０２を半導体チップ４００の面４０１に向けた状態で、辺５０３が半導体チップ４００
の辺４０３よりも内側に位置するとともに、辺５０４が半導体チップ４００の辺４０４よ
りも外側かつダイパッド部２００の辺２０４よりも内側に位置するように、接着剤７０を
介して半導体チップ４００に固定されている。ここで、ダイパッド部２００の辺２０４が
半導体チップ４００の辺４０４よりも外側にはみ出す長さは長いほど、第１実施形態と同
様の理由により、半導体チップ５００のエッジ部Ｅで劣化することを抑制できる。貫通部
２０７は、ダイパッド部２００において半導体チップ４、５、４００及び５００が重なっ
ている部分に形成されている。
４０３がダイパッド部２００の辺２０３側に配置されるように面４０２の全面で接着剤６
０を介してダイパッド部２００の面２０２に固定されている。半導体チップ５００は、面
５０２を半導体チップ４００の面４０１に向けた状態で、辺５０３が半導体チップ４００
の辺４０３よりも内側に位置するとともに、辺５０４が半導体チップ４００の辺４０４よ
りも外側かつダイパッド部２００の辺２０４よりも内側に位置するように、接着剤７０を
介して半導体チップ４００に固定されている。ここで、ダイパッド部２００の辺２０４が
半導体チップ４００の辺４０４よりも外側にはみ出す長さは長いほど、第１実施形態と同
様の理由により、半導体チップ５００のエッジ部Ｅで劣化することを抑制できる。貫通部
２０７は、ダイパッド部２００において半導体チップ４、５、４００及び５００が重なっ
ている部分に形成されている。
このように、ダイパッド部２００の両面（面２０１及び面２０２）に半導体チップ４、
５、４００及び５００をそれぞれ積層すれば、面２０２においても半導体チップ５００の
辺５０４がダイパッド部２００の辺２０４よりも内側に位置するように配置されているの
で、半導体チップ４及び５について説明したと同様の理由により、半導体チップ５００が
エッジ部Ｅで劣化することを抑制できる。また、ダイパッド部２００の両面に半導体チッ
プ４、５、４００及び５００を積層するため、半導体装置１に収納する半導体チップの数
を倍増させることができる。また、半導体チップ４は、貫通部２０７の上方の部分におい
て半導体チップ５と重なっているため強度が大きく、貫通部２０７に集中する応力による
劣化が抑制される。また、半導体チップ４００は、貫通部２０７の上方の部分において半
導体チップ５００と重なっているため強度が大きく、貫通部２０７に集中する応力による
劣化が抑制される。
５、４００及び５００をそれぞれ積層すれば、面２０２においても半導体チップ５００の
辺５０４がダイパッド部２００の辺２０４よりも内側に位置するように配置されているの
で、半導体チップ４及び５について説明したと同様の理由により、半導体チップ５００が
エッジ部Ｅで劣化することを抑制できる。また、ダイパッド部２００の両面に半導体チッ
プ４、５、４００及び５００を積層するため、半導体装置１に収納する半導体チップの数
を倍増させることができる。また、半導体チップ４は、貫通部２０７の上方の部分におい
て半導体チップ５と重なっているため強度が大きく、貫通部２０７に集中する応力による
劣化が抑制される。また、半導体チップ４００は、貫通部２０７の上方の部分において半
導体チップ５００と重なっているため強度が大きく、貫通部２０７に集中する応力による
劣化が抑制される。
なお、ここでは、半導体チップ５及び半導体チップ５００をリード端子部２２０側にず
らしたが、半導体チップ５００をリード端子部２１０側にずらしても良い。即ち、図１６
に示すように、辺４０３がダイパッド部２００の辺２０４側になるように半導体チップ４
００を固定し、半導体チップ５００の面５０２を半導体チップ４の面４０１に向けた状態
で、半導体チップ５００の辺５０３が半導体チップ４００の辺４０３よりも内側に位置す
るとともに、半導体チップ５００の辺５０４が半導体チップ４００の辺４０４よりも外側
かつダイパッド部２００の辺２０３よりも内側に位置するように、半導体チップ５００を
半導体チップ４００に固定しても良い。ここで、ダイパッド部２００の辺２０３が半導体
チップ４００の辺４０４よりも外側にはみ出す長さは長いほど、第１実施形態と同様の理
由により、半導体チップ５００のエッジ部Ｅで劣化することを抑制できる。貫通部２０７
は、ダイパッド部２００において半導体チップ４、５、４００及び５００が重なっている
部分に形成されている。
らしたが、半導体チップ５００をリード端子部２１０側にずらしても良い。即ち、図１６
に示すように、辺４０３がダイパッド部２００の辺２０４側になるように半導体チップ４
００を固定し、半導体チップ５００の面５０２を半導体チップ４の面４０１に向けた状態
で、半導体チップ５００の辺５０３が半導体チップ４００の辺４０３よりも内側に位置す
るとともに、半導体チップ５００の辺５０４が半導体チップ４００の辺４０４よりも外側
かつダイパッド部２００の辺２０３よりも内側に位置するように、半導体チップ５００を
半導体チップ４００に固定しても良い。ここで、ダイパッド部２００の辺２０３が半導体
チップ４００の辺４０４よりも外側にはみ出す長さは長いほど、第１実施形態と同様の理
由により、半導体チップ５００のエッジ部Ｅで劣化することを抑制できる。貫通部２０７
は、ダイパッド部２００において半導体チップ４、５、４００及び５００が重なっている
部分に形成されている。
上記第１乃至第３実施形態では、半導体チップ４及び５が略同一の形状及び大きさであ
る場合を例に挙げて説明したが、半導体チップ４と半導体チップ５の形状及び大きさが異
なる場合であっても、半導体チップ４が半導体チップ５からはみ出す部分がダイパッド部
２００に重なるように配置すれば形成すれば、半導体チップ４のエッジ部Ｅにおける劣化
を抑制できる。
る場合を例に挙げて説明したが、半導体チップ４と半導体チップ５の形状及び大きさが異
なる場合であっても、半導体チップ４が半導体チップ５からはみ出す部分がダイパッド部
２００に重なるように配置すれば形成すれば、半導体チップ４のエッジ部Ｅにおける劣化
を抑制できる。
（４）第４実施形態
図１７は、本発明の第４実施形態に係る半導体装置１の平面図である。第１実施形態と
同様の構成には同一符号を付し、第１実施形態と同様の構成についての説明を省略する。
図１７は、本発明の第４実施形態に係る半導体装置１の平面図である。第１実施形態と
同様の構成には同一符号を付し、第１実施形態と同様の構成についての説明を省略する。
本実施形態では、半導体チップ５に加え半導体チップ６００も半導体チップ４の面４１
に固定されている。半導体チップ６００は、面６０１と、面６０１に対向する図示しない
面とを有している。また、面６０１は、互いに対向する辺６０３及び６０４と、辺６０３
及び６０４と隣り合って互いに対向する辺６０５及び６０６とを有している。半導体チッ
プ６００は、面６０１の辺６０４側に電極部６０７を有している。辺６０３及び辺６０４
の長さは半導体チップ４の辺４３及び辺４４の長さよりも短く、辺６０５及び辺６０６の
長さは半導体チップ４の辺４５及び４６の長さよりも短い。半導体チップ６００は、平面
視において半導体チップ４に包含されるように半導体チップ４の面４１に固定されている
。半導体チップ６００の電極部６０７は、リード端子部２２０に配線部９により接続され
ている。
に固定されている。半導体チップ６００は、面６０１と、面６０１に対向する図示しない
面とを有している。また、面６０１は、互いに対向する辺６０３及び６０４と、辺６０３
及び６０４と隣り合って互いに対向する辺６０５及び６０６とを有している。半導体チッ
プ６００は、面６０１の辺６０４側に電極部６０７を有している。辺６０３及び辺６０４
の長さは半導体チップ４の辺４３及び辺４４の長さよりも短く、辺６０５及び辺６０６の
長さは半導体チップ４の辺４５及び４６の長さよりも短い。半導体チップ６００は、平面
視において半導体チップ４に包含されるように半導体チップ４の面４１に固定されている
。半導体チップ６００の電極部６０７は、リード端子部２２０に配線部９により接続され
ている。
半導体チップ５の辺５３及び５４は、半導体チップ４の辺４３及び４４よりも短かい。
半導体チップ５は、第１実施形態と同様に、辺５４が半導体チップ４の辺４４よりも外側
かつダイパッド部２００の辺２０４よりも内側に位置するように、半導体チップ４に固定
されている。
半導体チップ５は、第１実施形態と同様に、辺５４が半導体チップ４の辺４４よりも外側
かつダイパッド部２００の辺２０４よりも内側に位置するように、半導体チップ４に固定
されている。
このように、半導体チップ４の上に半導体チップ５及び６００を固定する場合も、半導
体チップ５の半導体チップ４から外側にはみ出す部分がダイパッド部２００に重なるため
、第１実施形態と同様の理由により、半導体チップ５がエッジ部Ｅで劣化することを抑制
できる。この場合も、ダイパッド部２００の辺２０４が半導体チップ４の辺４４から外側
にはみ出す長さが大きくなるほど、半導体チップ５のエッジ部Ｅでの劣化抑制の効果が増
大する。
体チップ５の半導体チップ４から外側にはみ出す部分がダイパッド部２００に重なるため
、第１実施形態と同様の理由により、半導体チップ５がエッジ部Ｅで劣化することを抑制
できる。この場合も、ダイパッド部２００の辺２０４が半導体チップ４の辺４４から外側
にはみ出す長さが大きくなるほど、半導体チップ５のエッジ部Ｅでの劣化抑制の効果が増
大する。
なお、半導体チップ４に半導体チップ５又は６００が重なっている部分に貫通部２０７
の大部分を形成すれば、貫通部２０７の上方の部分において半導体チップ４に応力が集中
したとしても、第２実施形態と同様の理由により、半導体チップ４の貫通部部２０７の上
方の部分での劣化を抑制できる。
の大部分を形成すれば、貫通部２０７の上方の部分において半導体チップ４に応力が集中
したとしても、第２実施形態と同様の理由により、半導体チップ４の貫通部部２０７の上
方の部分での劣化を抑制できる。
図１８は、図１７において、半導体チップ６００も半導体チップ４から外側にはみ出す
場合の半導体装置１の平面図である。半導体チップ６００は、辺６０４が半導体チップ４
の辺４４よりも外側かつダイパッド部２００の辺２０４よりも内側に位置するように、半
導体チップ４の面４１に固定されている。
場合の半導体装置１の平面図である。半導体チップ６００は、辺６０４が半導体チップ４
の辺４４よりも外側かつダイパッド部２００の辺２０４よりも内側に位置するように、半
導体チップ４の面４１に固定されている。
このように、半導体チップ４の上に半導体チップ５及び６００を固定する場合に、半導
体チップ５が半導体チップ４よりも外側にはみ出す部分及び半導体チップ６００が半導体
チップ４よりも外側にはみ出す部分がダイパッド部２００に重なるように配置することに
より、半導体チップ５及び６００のエッジ部Ｅにおける最大応力を抑制し、半導体チップ
５及び６００がエッジ部Ｅで劣化することを抑制できる。なお、ダイパッド部２００の辺
２０４が半導体チップ４の辺４４から外側にはみ出す長さが大きくなるほど、上述したよ
うに、半導体チップ５及び６００のエッジ部Ｅでの劣化防止効果が増大する。
体チップ５が半導体チップ４よりも外側にはみ出す部分及び半導体チップ６００が半導体
チップ４よりも外側にはみ出す部分がダイパッド部２００に重なるように配置することに
より、半導体チップ５及び６００のエッジ部Ｅにおける最大応力を抑制し、半導体チップ
５及び６００がエッジ部Ｅで劣化することを抑制できる。なお、ダイパッド部２００の辺
２０４が半導体チップ４の辺４４から外側にはみ出す長さが大きくなるほど、上述したよ
うに、半導体チップ５及び６００のエッジ部Ｅでの劣化防止効果が増大する。
この場合も、半導体チップ４に半導体チップ５又は６００が重なっている部分に貫通部
２０７の大部分を形成すれば、貫通部２０７の上方の部分において半導体チップ４に応力
が集中したとしても、第２実施形態と同様の理由により、半導体チップ４の貫通部部２０
７の上方の部分での劣化を抑制できる。
２０７の大部分を形成すれば、貫通部２０７の上方の部分において半導体チップ４に応力
が集中したとしても、第２実施形態と同様の理由により、半導体チップ４の貫通部部２０
７の上方の部分での劣化を抑制できる。
（５）第５実施形態
図１９は、第５実施形態に係る半導体装置１の平面図である。
図１９は、第５実施形態に係る半導体装置１の平面図である。
リードフレーム２は、ダイパッド部２００の辺２０５と所定の間隔をもって配置された
第３リード端子部２１０ａと、ダイパッド部２００の辺２０６と所定の間隔をもって配置
された第４リード端子部２２０ａとをさらに有している。半導体チップ４は、辺４３に沿
って電極部４７を有するとともに、辺４５に沿って電極部４７ａを有している。電極部４
７は配線部８によりリード端子部２１０に接続されており、電極部４７ａは配線部８ａに
よりリード端子部２１０ａに接続されている。半導体チップ５は、辺５４に沿って電極部
５７を有するとともに、辺５６に沿って電極部５７ａを有している。電極部５７は配線部
９によりリード端子部２２０に接続されており、電極部５７ａは配線部９ａによりリード
端子部２２０ａに接続されている。半導体チップ４は、面４１と対向する面４２の全面で
ダイパッド部２００の面２０１に固定されている。半導体チップ５の辺５４が半導体チッ
プ４の辺４４よりも外側かつダイパッド部２００の辺２０４よりも内側に位置するととも
に、半導体チップ５の辺５６が半導体チップ４の辺４６よりも外側かつダイパッド部２０
０の辺２０６よりも内側に位置するように、半導体チップ５が半導体チップ４に接着剤を
介して固定されている。このように、半導体チップ５が隣り合う２辺（辺５４及び５６）
において半導体チップ４よりも外側にはみ出す場合にも、半導体チップ５がはみ出す部分
に重なるようにダイパッド部２００を配置することにより、半導体チップ５のエッジ部Ｅ
１及びＥ２での最大応力を抑制し、半導体チップ５がエッジ部Ｅ１及びＥ２において劣化
することを抑制できる。なお、ダイパッド部２００の辺２０４が半導体チップ４の辺４４
及び４６からが外側にはみ出す長さが大きくなるほど、半導体チップ５のエッジ部Ｅ１及
びＥ２における劣化抑制の効果が増大する。
第３リード端子部２１０ａと、ダイパッド部２００の辺２０６と所定の間隔をもって配置
された第４リード端子部２２０ａとをさらに有している。半導体チップ４は、辺４３に沿
って電極部４７を有するとともに、辺４５に沿って電極部４７ａを有している。電極部４
７は配線部８によりリード端子部２１０に接続されており、電極部４７ａは配線部８ａに
よりリード端子部２１０ａに接続されている。半導体チップ５は、辺５４に沿って電極部
５７を有するとともに、辺５６に沿って電極部５７ａを有している。電極部５７は配線部
９によりリード端子部２２０に接続されており、電極部５７ａは配線部９ａによりリード
端子部２２０ａに接続されている。半導体チップ４は、面４１と対向する面４２の全面で
ダイパッド部２００の面２０１に固定されている。半導体チップ５の辺５４が半導体チッ
プ４の辺４４よりも外側かつダイパッド部２００の辺２０４よりも内側に位置するととも
に、半導体チップ５の辺５６が半導体チップ４の辺４６よりも外側かつダイパッド部２０
０の辺２０６よりも内側に位置するように、半導体チップ５が半導体チップ４に接着剤を
介して固定されている。このように、半導体チップ５が隣り合う２辺（辺５４及び５６）
において半導体チップ４よりも外側にはみ出す場合にも、半導体チップ５がはみ出す部分
に重なるようにダイパッド部２００を配置することにより、半導体チップ５のエッジ部Ｅ
１及びＥ２での最大応力を抑制し、半導体チップ５がエッジ部Ｅ１及びＥ２において劣化
することを抑制できる。なお、ダイパッド部２００の辺２０４が半導体チップ４の辺４４
及び４６からが外側にはみ出す長さが大きくなるほど、半導体チップ５のエッジ部Ｅ１及
びＥ２における劣化抑制の効果が増大する。
ダイパッド部２００の半導体チップ４及び５が重なる部分（辺５３、辺５５、エッジ部
Ｅ１、エッジ部Ｅ２で囲まれる範囲）に貫通部２０７を形成すれば、貫通部２０７の上方
の半導体チップ４に応力が集中したとしても、第２実施形態と同様の理由により、半導体
チップ４が貫通部２０７の上方の部分で劣化することを抑制できる。
Ｅ１、エッジ部Ｅ２で囲まれる範囲）に貫通部２０７を形成すれば、貫通部２０７の上方
の半導体チップ４に応力が集中したとしても、第２実施形態と同様の理由により、半導体
チップ４が貫通部２０７の上方の部分で劣化することを抑制できる。
（６）第６実施形態
上記第１乃至第５実施形態では、複数の半導体チップを２層に積層したが、複数の半導
体チップを３層以上に積層する場合にも、本発明を適用することができる。
上記第１乃至第５実施形態では、複数の半導体チップを２層に積層したが、複数の半導
体チップを３層以上に積層する場合にも、本発明を適用することができる。
図２０は、第６実施形態に係る半導体装置１の断面図である。本実施形態に係る半導体
装置１は、第１実施形態に係る半導体装置１において、半導体チップ５の上にさらに半導
体チップ４００を積層している点が異なる。
装置１は、第１実施形態に係る半導体装置１において、半導体チップ５の上にさらに半導
体チップ４００を積層している点が異なる。
半導体チップ５は、面５２を半導体チップ４の面４１に向けた状態で、辺５４が半導体
チップ４の辺４３の内側に位置するとともに、辺５３が半導体チップ４の辺４４の外側か
つダイパッド部２００の辺２０４の内側に位置するように、半導体チップ４に固定されて
いる。
チップ４の辺４３の内側に位置するとともに、辺５３が半導体チップ４の辺４４の外側か
つダイパッド部２００の辺２０４の内側に位置するように、半導体チップ４に固定されて
いる。
半導体チップ４００は、互いに対向する面４０１及び４０２と、互いに対向する辺４０
３及び４０４とを有している。半導体チップ４００は、面４０１の辺４０４の側に電極部
４０７を有している。電極部４０７は、複数の電極からなる。半導体チップ４００は、面
４０２を半導体チップ５の面５１向けた状態で、辺４０３が辺５４の内側に位置するとと
もに、辺４０４が半導体チップ５の辺５３よりも外側かつダイパッド２００の辺２０４よ
りも内側に位置するように、半導体チップ５に固定されている。配線部９は、電極部４０
７を電極部４０７から近い側のリード端子部２２０に電気的に接続している。
３及び４０４とを有している。半導体チップ４００は、面４０１の辺４０４の側に電極部
４０７を有している。電極部４０７は、複数の電極からなる。半導体チップ４００は、面
４０２を半導体チップ５の面５１向けた状態で、辺４０３が辺５４の内側に位置するとと
もに、辺４０４が半導体チップ５の辺５３よりも外側かつダイパッド２００の辺２０４よ
りも内側に位置するように、半導体チップ５に固定されている。配線部９は、電極部４０
７を電極部４０７から近い側のリード端子部２２０に電気的に接続している。
本実施形態では、半導体チップ５が半導体チップ４からはみ出す部分、半導体チップ４
００が半導体チップ５からはみ出す部分にダイパッド部２００が重なるようにダイパッド
部２００を配置している。この結果、第１実施形態の場合と同様に、半導体チップ５が半
導体チップ４から外側にはみ出す境界部分（エッジ部）及び半導体チップ４００が半導体
チップ５から外側にはみ出す境界部分（エッジ部）における応力が低減され、半導体チッ
プ５及び４００がエッジ部において劣化することを抑制できる。
００が半導体チップ５からはみ出す部分にダイパッド部２００が重なるようにダイパッド
部２００を配置している。この結果、第１実施形態の場合と同様に、半導体チップ５が半
導体チップ４から外側にはみ出す境界部分（エッジ部）及び半導体チップ４００が半導体
チップ５から外側にはみ出す境界部分（エッジ部）における応力が低減され、半導体チッ
プ５及び４００がエッジ部において劣化することを抑制できる。
１ 半導体装置
２ リードフレーム
２００ ダイパッド部
２０７ 貫通部
２１０，２２０ リード端子部
４，５，４００，５００，６００ 半導体チップ
４７，５７，５０７ 電極部
８，９ 配線部
１０ 樹脂封止体
２ リードフレーム
２００ ダイパッド部
２０７ 貫通部
２１０，２２０ リード端子部
４，５，４００，５００，６００ 半導体チップ
４７，５７，５０７ 電極部
８，９ 配線部
１０ 樹脂封止体
Claims (14)
- 表面及び裏面を有するダイパッド部と、
第１電極部が形成された表面と、前記ダイパッド部の前記表面に固定された裏面とを有
する第１半導体チップと、
第２電極部が形成された表面と、前記第１半導体チップの表面に固定された裏面とを有
する第２半導体チップと、
前記第１及び第２電極部に電気的に接続されたリード端子部と、
前記ダイパッド部、前記第１及び第２半導体チップを封止する樹脂封止体とを備え、
前記ダイパッド部の前記第２半導体チップが搭載される領域に貫通部が形成され、
前記第２半導体チップの縁部が前記第１半導体チップの縁部から突出し、かつ、前記ダ
イパッド部の縁部が、少なくとも前記第２半導体チップの縁部が前記第１半導体チップの縁部から突出した側において、前記第１半導体チップの縁部から突出していることを特徴とする半導体装置。 - 前記第１半導体チップは、第１の辺と前記第１の辺に対向する第２の辺とを前記第１半導体チップの前記表面に有し、
前記第２半導体チップは、第３の辺と前記第３の辺に対向する第４の辺とを前記第２半導体チップの前記表面に有し、
前記ダイパッド部の縁部は、前記第１半導体チップの前記第１の辺及び前記第２の辺より突出し、第２半導体チップの前記第４の辺が前記第１半導体チップの前記第２の辺より突出していることを特徴とする、請求項１に記載の半導体装置。 - 前記ダイパッド部の縁部は、前記第２半導体チップの縁部が前記第１半導体チップの縁部から突出した側において、前記第２半導体チップの縁部から突出していることを特徴とする、請求項１に記載の半導体装置。
- 前記貫通部は、放射状部、棒状部分、十字形状部又は略円形部の何れかを含むことを特徴とする、請求項１に記載の半導体装置。
- 前記貫通部は、前記ダイパッド部の前記第２半導体チップが前記第１半導体チップから突出した部分には延在していないことを特徴とする、請求項１に記載の半導体装置。
- 前記貫通部は、複数の貫通孔を含むことを特徴とする、請求項１に記載の半導体装置。
- 前記ダイパッド部は略矩形であり、
前記第２半導体チップの隣り合う２辺が前記第１半導体チップの隣り合う２辺から突出し、かつ、前記ダイパッド部の隣り合う２辺が前記第２半導体チップの前記２辺から突出していることを特徴とする、請求項１に記載の半導体装置。 - 前記リード端子部に電気的に接続された第３電極部が形成された表面と、前記ダイパッド部の前記裏面に固定された裏面とを有する第３半導体チップと、
前記リード端子部に電気的に接続された第４電極部が形成された表面と、前記第３半導体チップの表面に固定された裏面とを有する第４半導体チップとをさらに備え、
前記第４半導体チップの縁部が前記第３半導体チップの縁部から突出しており、かつ、前記ダイパッド部の縁部が、少なくとも前記第４半導体チップの縁部が前記第３半導体チップの縁部から突出した側において、前記第３半導体チップの縁部から突出していることを特徴とする、請求項１に記載の半導体装置。 - 前記第２半導体チップとともに前記第１半導体チップに固定された第５半導体チップをさらに備えることを特徴とする、請求項１に記載の半導体装置。
- 前記第５半導体チップは、第９の辺と前記第９の辺に対向する第１０の辺とを有し、
前記第５半導体チップの前記第１０の辺は、前記第１半導体チップの前記第２の辺から突出し、
前記ダイパッド部の縁部は、前記第５半導体チップの前記第１０の辺からも突出していることを特徴とする、請求項９に記載の半導体装置。 - ダイパッド部上に第１半導体チップを搭載し、前記第１半導体チップ上に第２半導体チップを前記第１半導体チップから突出するように搭載する半導体装置の製造方法であって、
前記第１半導体チップを搭載するダイパッド部の大きさを前記第２半導体チップにかかる応力を考慮して決定するステップと、
前記決定された大きさのダイパッド部上に前記第１半導体チップを搭載するステップと、
前記第１半導体チップ上に第２半導体チップを前記第１半導体チップから突出するように搭載するステップと、
を有することを特徴とする半導体装置の製造方法。 - 前記ダイパッド部の大きさを決定するステップでは、前記第２半導体チップにかかる応力に応じて前記第１半導体チップから前記ダイパッド部が突出する量を決定し、その突出する量に応じて、前記ダイパッド部の大きさを決定することを特徴とする、請求項１１に記載の半導体装置の製造方法。
- 前記第２半導体チップが前記第１半導体チップから突出する量に応じて、前記第１半導体チップから前記ダイパッド部が突出する量を決定することを特徴とする、請求項１２に記載の半導体装置の製造方法。
- 前記第２半導体チップが前記第１半導体チップから突出する量に加えて、前記第１半導体チップ及び前記第２半導体チップの厚さに応じて、前記第１半導体チップから前記ダイパッド部が突出する量を決定することを特徴とする、請求項１３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005230218A JP2006013539A (ja) | 2005-08-09 | 2005-08-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005230218A JP2006013539A (ja) | 2005-08-09 | 2005-08-09 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003386818A Division JP2005150456A (ja) | 2003-11-17 | 2003-11-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006013539A true JP2006013539A (ja) | 2006-01-12 |
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ID=35780299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005230218A Pending JP2006013539A (ja) | 2005-08-09 | 2005-08-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006013539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231425A (ja) * | 2008-03-21 | 2009-10-08 | Toppan Printing Co Ltd | テープ基板貼り合わせ構造体及び半導体装置 |
-
2005
- 2005-08-09 JP JP2005230218A patent/JP2006013539A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231425A (ja) * | 2008-03-21 | 2009-10-08 | Toppan Printing Co Ltd | テープ基板貼り合わせ構造体及び半導体装置 |
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