JP2000269401A - 半導体装置 - Google Patents

半導体装置

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JP2000269401A JP7017599A JP7017599A JP2000269401A JP 2000269401 A JP2000269401 A JP 2000269401A JP 7017599 A JP7017599 A JP 7017599A JP 7017599 A JP7017599 A JP 7017599A JP 2000269401 A JP2000269401 A JP 2000269401A
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Yasunari Muto
康斉 武藤
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 封止樹脂との密着性が良く、強度が高く、且
つ反りにくいダイパッドを備えた半導体装置を提供す
る。 【解決手段】 ダイパッド3の上面(半導体チップ搭載
面)のうち半導体チップ1が搭載される半導体チップ搭
載エリアに半球状をなすディンプル10を複数個形成
し、ダイパッド3の下面(半導体チップ非搭載面)のう
ち前記半導体チップ搭載エリアにディンプル10と交互
配置となる状態で半球状をなすディンプル11を複数個
形成する。ディンプル10は互いに重ならない範囲内で
密に配置され、且つダイパッド3の辺部と所定角度で交
差した方向へ列状に並んだ状態で配置される。ディンプ
ル10と同一形状、同一サイズを有するディンプル11
も同様にして配置される。ダイパッド3の上面に半導体
チップ1が搭載され配線工程を経て樹脂により封止され
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、リードフレームの
ダイパッド上面に搭載した半導体チップを樹脂封止して
なる半導体装置に関する。
【0002】
【従来の技術】半導体装置の一例として、リードフレー
ムのダイパッドに半導体チップを搭載した後、当該半導
体チップに形成された各電極とリードフレームのインナ
ーリードとをボンディングワイヤを用いて結線し、その
後封止樹脂によってパッケージングすることにより製造
されるものがある。この半導体装置においては、例えば
半導体チップの発熱によりリードフレームと封止樹脂と
の間に温度差が生じた場合、リードフレームと封止樹脂
との熱膨張率が異なるためダイパッド近傍の封止樹脂に
応力が発生しクラックが生じるといった問題がある。
【0003】そこで、封止樹脂およびリードフレームに
作用する熱応力による上記クラックの発生を防ぐととも
にパッケージ内部への湿気の侵入を防ぐために、ダイパ
ッドの裏面にディンプルと称される凹部を複数個設け、
ダイパッドと封止樹脂との密着性を向上するようにした
ものがある。
【0004】
【発明が解決しようとする課題】しかしながら、上記の
ようにダイパッドの片面に凹部を設ける構成では、例え
ばプレス加工によってダイパッドの裏面にディンプルを
形成すると、その加工による歪みあるいは半導体チップ
の発熱などによる封止樹脂からの応力によってダイパッ
ドに反りや傾きが生じ、製造上の歩留りが低下したり使
用上の信頼性が低下してしまうという新たな問題が発生
する。また、近年、半導体装置のパッケージサイズの小
形化、薄形化が急速に進んでおり、パッケージの面積に
対するダイパッドの面積の割合が増加し、ダイパッドと
封止樹脂との密着性は一層低下せざるを得ない状況とな
ってきている。
【0005】本発明は、上記事情に鑑みてなされたもの
で、その目的は、封止樹脂との密着性が良く、強度が高
く、且つ反りにくいダイパッドを備えた半導体装置を提
供することにある。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載した本発明の半導体装置は、リード
フレームのダイパッド上面に搭載した半導体チップを樹
脂封止してなる半導体装置において、前記ダイパッドの
上面に複数個の第1の凹部を形成し、前記ダイパッドの
下面に複数個の第2の凹部を形成し、これら第1および
第2の凹部を互いに交互配置したことを特徴とする。
【0007】この構成によれば、ダイパッドの上面(半
導体チップ搭載面)および下面に複数個ずつの凹部が形
成されるので、ダイパッドと封止樹脂との密着性が良好
になる。また、下面だけに凹部を形成する場合に比べダ
イパッドに作用する応力分布が均一化され易くなるか
ら、ダイパッドの反りや傾きを小さくすることが可能と
なる。そして、特に、上面に形成した複数個の第1の凹
部と下面に形成した複数個の第2の凹部とを互いに交互
配置としたことにより、上面の第1の凹部の隙間に下面
の第2の凹部が入り込んだ状態となってダイパッドの強
度を高めることができるから、そのダイパッドの反りや
傾きを効果的に抑制することができる。
【0008】この場合、第1および第2の凹部を互いに
近接した状態で半導体チップの搭載エリア内に配置すれ
ば(請求項2)、ダイパッドの半導体チップ搭載エリア
内において上面と下面とが対称構造となるように高密度
に凹部を配置することが可能となる。この凹部の配置形
態により、ダイパッドに作用する応力分布がより均一化
され易くなるからダイパッドの強度が一層高くなる。ま
た、ダイパッドと封止樹脂との密着性およびダイパッド
と半導体チップとの密着性が高まる。
【0009】さらに、ダイパッドを矩形状に形成し、第
1および第2の凹部をそれぞれ前記ダイパッドの辺部と
所定角度で交差した方向へ列状に並んだ状態で配置すれ
ば(請求項3)、ダイパッドについて辺部に対し斜め方
向から作用する応力は勿論、辺部に沿った方向から作用
する応力に対しても強度が増す。
【0010】一方、第1の凹部をダイパッドの上面のう
ち半導体チップの搭載エリア外に形成し、第2の凹部を
前記ダイパッドの下面のうち前記半導体チップの搭載エ
リア内に形成すれば(請求項4)、ダイパッド上面と封
止樹脂との密着性およびダイパッド下面と封止樹脂との
密着性がともに高まり、熱応力によるクラックの防止効
果が大きくなる。
【0011】この場合、ダイパッドを矩形状に形成し、
第2の凹部を前記ダイパッドの辺部と所定角度で交差し
た方向へ列状に並んだ状態で配置すれば(請求項5)、
辺部に対し斜め方向から作用する応力は勿論、ダイパッ
ドについて辺部に沿った方向から作用する応力に対して
も強度が増す。
【0012】
【発明の実施の形態】(第1の実施形態)以下、本発明
の第1の実施形態について、図1ないし図3を参照しな
がら説明する。図1には半導体装置の縦断面図が示され
ており、図2には当該半導体装置のリードフレームのう
ち半導体チップが搭載された要部についての平面図が示
されている。この図1および図2において、矩形状の半
導体チップ1は、金属製のリードフレーム2の中央部に
形成された矩形状のダイパッド3の上面にダイボンディ
ング材4を用いて搭載されている。このダイパッド3
は、半導体チップ1よりも若干大きい形状を有して形成
されており、ダイパッド3の周縁部は半導体チップ1が
搭載されない半導体チップ非搭載エリアとなっている。
また、半導体チップ1の上面周縁部には、ボンディング
ワイヤ5を接続するための電極である複数のボンディン
グパッド6が形成されている。
【0013】リードフレーム2は、前記ダイパッド3の
他、ボンディングワイヤ5により前記半導体チップ1の
ボンディングパッド6と接続される複数のインナーリー
ド7、その各インナーリード7に連続して形成されるア
ウターリード8などから構成されている。そして、半導
体装置の製造工程において、ボンディングワイヤ5によ
る配線工程が終了した後、インナーリード7以内の半導
体チップ1、ダイパッド3、およびボンディングワイヤ
5が樹脂を用いて封止され、この封止樹脂がパッケージ
9となる。
【0014】図1に示すように、ダイパッド3の上面
(半導体チップ搭載面)のうち半導体チップ1が搭載さ
れる半導体チップ搭載エリアには半球状をなすディンプ
ル10(本発明でいう第1の凹部に相当)が複数個形成
され、ダイパッド3の下面(半導体チップ非搭載面)の
うち前記半導体チップ搭載エリアには前記ディンプル1
0と交互配置となる状態で半球状をなすディンプル11
(本発明でいう第2の凹部に相当)が複数個形成されて
いる。これらディンプル10および11は、例えばプレ
ス加工により形成される。
【0015】図3は、ダイパッド3の平面図を示してい
る。この図3において、2点鎖線Aで包囲された矩形範
囲が半導体チップ搭載エリアで、実線がダイパッド3の
上面に形成されたディンプル10を示し、破線がその下
面に形成されたディンプル11を示している。ディンプ
ル10は互いに重ならない範囲内で密に配置され、且つ
ダイパッド3の辺部と所定角度(本実施形態では45
°)で交差した方向へ列状に並んだ状態で配置されてい
る。ディンプル11はこのディンプル10と交互配置と
される結果、ディンプル10と同様に、互いに重ならな
い範囲内で密に配置され、ダイパッド3の辺部と所定角
度(本実施形態では45°)で交差した方向へ列状に並
んだ状態で配置されることになる。なお、ディンプル1
0と11とは同一形状且つ同一サイズを有して形成され
ている。
【0016】次に、本実施形態の作用および効果につい
て説明する。ダイパッド3の上面および下面にそれぞれ
ディンプル10および11を形成したので、下面だけに
ディンプル11を形成する場合に比べダイパッド3に作
用する応力の分布が均一化され易く、その応力によって
生じるダイパッド3の反りや傾きを小さく抑えることが
できる。特に、ダイパッド3の上面および下面は、ディ
ンプル10、11に関して対称構造となっているので、
応力がより均一化され易くダイパッド3の平坦度が一層
向上する。これにより、組立時における半導体チップ1
の実装性の低下を防ぐことができ、歩留りを向上するこ
とができる。
【0017】また、上面に形成したディンプル10と下
面に形成したディンプル11とを交互配置としたことに
より、ディンプル10の隙間にディンプル11が入り込
んだ状態でディンプル10、11を高密度に配置するこ
とが可能となる。つまり、ダイパッド3の半導体チップ
搭載エリア内においてディンプル10、11の占有面積
が増大するとともに、ディンプル10、11の深さを例
えばパッド厚(ダイパッド3の厚み)の2/4〜3/4
程度にまで深く設定することができる。このディンプル
10、11の深さが2/4よりも小さくなるとダイパッ
ド3の反りを矯正する効果が小さくなり、また3/4よ
りも大きくなるとダイパッド3の強度が低下する恐れが
ある。
【0018】この構成により、ダイパッド3は、その辺
部に沿った方向からの応力のみならず、辺部に対し斜め
方向からの応力に対しても強い構造となっている。そし
て、ディンプル10、11はダイパッド3の辺部と所定
角度で交差した方向へ列状に並んだ状態で配置されてい
るので、ダイパッド3は当該辺部に沿った方向からの応
力に対して特に強い構造となっている。さらに、ダイパ
ッド3の上面と半導体チップ1の下面との接着面積およ
びダイパッド3の下面と封止樹脂との接合面積が増大す
るので、それぞれについて密着性が高くなる。
【0019】半導体装置では、一般にリードフレーム2
と封止樹脂との熱膨張率が異なる。従って、組立工程に
おいて熱処理を行ったり、使用時において半導体チップ
1の発熱があったりすると、リードフレーム2とパッケ
ージ9との間に温度差が生じ、ダイパッド3あるいはそ
の近傍の封止樹脂に熱応力が作用する。この場合であっ
ても、ダイパッド3の下面と封止樹脂との密着性が高い
のでクラックが生じにくくなっている。また、ダイパッ
ド3は強度が高いことから樹脂からの熱応力によっても
反りにくく、且つ半導体チップ1とダイパッド3の上面
との密着性が高いので、半導体チップ1の剥離やボンデ
ィングワイヤ5の切断などの発生を防止する効果が大き
い。その結果、製造時および使用時における半導体装置
の信頼性の向上を図ることができる。
【0020】(第2の実施形態)次に、本発明の第2の
実施形態について、図4ないし図6を参照しながら説明
する。なお、図4ないし図6においてそれぞれ図1ない
し図3と同一構成部分には同一符号を付し、ここでは異
なった構成部分についてのみ説明する。
【0021】図4には半導体装置の縦断面図が示されて
おり、図5には当該半導体装置のリードフレームのうち
半導体チップが搭載された要部についての平面図が示さ
れている。この図4および図5において、リードフレー
ム12の中央部に形成されたダイパッド13の下面(半
導体チップ非搭載面)のうち半導体チップ搭載エリアに
は前述したディンプル11(本発明でいう第2の凹部に
相当)が複数個形成されている。一方、ダイパッド13
の上面(半導体チップ搭載面)のうち半導体チップ1が
搭載されない周縁部(半導体チップ非搭載エリア)には
例えばプレス加工により半球状をなすディンプル14
(本発明でいう第1の凹部に相当)が複数個形成されて
いる。
【0022】図6は、ダイパッド13の平面図を示して
いる。この図6において、2点鎖線Aで包囲された矩形
範囲が半導体チップ搭載エリアで、実線がダイパッド1
3の上面に形成されたディンプル14を示し、破線がダ
イパッド13の下面に形成されたディンプル11を示し
ている。ディンプル11は、前述のように互いに重なら
ない範囲内で密に配置され、ダイパッド13の辺部と所
定角度(本実施形態では45°)で交差した方向へ列状
に並んだ状態で配置される。また、ディンプル14は、
ディンプル11に対し交互配置つまりジグザグ状になる
ように1列に配置されている。なお、ディンプル11と
14とは同一形状且つ同一サイズを有して形成されてい
る。
【0023】上記構成によれば、ダイパッド13の上面
および下面にそれぞれディンプル14および11を形成
したので、下面だけにディンプル11を形成する場合に
比べダイパッド13に作用する応力の分布が均一化され
易く、ダイパッド13の強度が増すとともに反りや傾き
を小さく抑えることができる。特に、ダイパッド上面の
周縁部に形成したディンプル14と下面に形成したディ
ンプル11とを交互配置としたこと、およびダイパッド
13の下面において半導体チップ非搭載エリアにはディ
ンプルを形成していないことにより、ディンプル14の
深さを例えばパッド厚の2/4〜3/4程度にまで深く
設定することができる。
【0024】この構成により、ダイパッド13は、その
辺部に沿った方向からの応力のみならず、辺部に対し斜
め方向からの応力に対しても強い構造となっている。ま
た、ダイパッド13は、その下面に設けられたディンプ
ル11に加え上面に設けられたディンプル14によって
封止樹脂との接合面積が一層増大するので、ダイパッド
13と封止樹脂とのより高い密着性を得ることができ
る。
【0025】従って、第1の実施形態と同様、組立時に
おける半導体チップ1の実装性が良く歩留りが向上す
る。また、熱応力によるクラックやダイパッド13の反
りが生じにくく半導体装置の信頼性が向上するという効
果を奏する。
【0026】(その他の実施形態)なお、本発明は上記
し且つ図面に示す実施形態に限定されるものではなく、
例えば以下のように構成しても良い。第1の実施形態に
おいて、ディンプル10と11とを同一形状且つ同一サ
イズとして形成したが形状またはサイズは異なっていて
も良い。同様に、第2の実施形態において、ディンプル
14と11とは形状またはサイズが異なっていても良
い。
【0027】また、第2の実施形態において、ディンプ
ル14をダイパッド13の上面周縁部に1列に形成した
が、半導体チップ非搭載エリアが広い場合には複数列と
なるように形成しても良い。このとき、複数列に形成し
たディンプルをダイパッド13の辺部に沿った方向にジ
グザグ状に配置することが望ましい。
【0028】
【発明の効果】本発明は以上説明した通りであるので、
次のような効果を奏する。請求項1の半導体装置によれ
ば、ダイパッドの上面および下面に第1および第2の凹
部を複数個ずつ形成し、それら第1の凹部と第2の凹部
とが交互配置となるようにしたので、ダイパッドの強度
が高くなるとともにダイパッドの反りや傾きを小さくで
き、実装性や歩留りが向上するという効果を奏する。ま
た、クラックが生じにくく、熱応力が加わってもダイパ
ッドが反りにくくなり、半導体装置の信頼性が向上す
る。
【0029】請求項2、3の半導体装置によれば、第1
および第2の凹部を互いに近接した状態で半導体チップ
の搭載エリア内に配置することで凹部を高密度に配置で
きるので、ダイパッドの反りや傾きがより小さくなり、
またダイパッドと封止樹脂との密着性およびダイパッド
と半導体チップとの密着性が高まり、クラックの発生や
半導体チップの剥離を一層効果的に防止できる。また、
ダイパッドの強度が一層大きくなる。
【0030】請求項4、5の半導体装置によれば、第1
の凹部をダイパッドの上面のうち半導体チップの搭載エ
リア外に形成し、第2の凹部を前記ダイパッドの下面の
うち半導体チップの搭載エリア内に形成したので、ダイ
パッドと封止樹脂との密着性が高まり、熱応力によるク
ラックの防止効果が大きくなる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す半導体装置の縦
断面図
【図2】半導体装置の要部の平面図
【図3】ダイパッドの平面図
【図4】本発明の第2の実施形態を示す図1相当図
【図5】図2相当図
【図6】図3相当図
【符号の説明】
1は半導体チップ、2、12はリードフレーム、3、1
3はダイパッド、10、14はディンプル(第1の凹
部)、11はディンプル(第2の凹部)である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 リードフレームのダイパッド上面に搭載
    した半導体チップを樹脂封止してなる半導体装置におい
    て、 前記ダイパッドの上面に複数個の第1の凹部が形成さ
    れ、 前記ダイパッドの下面に複数個の第2の凹部が形成さ
    れ、 これら第1および第2の凹部が互いに交互配置されてい
    ることを特徴とする半導体装置。
  2. 【請求項2】 第1および第2の凹部は互いに近接した
    状態で半導体チップの搭載エリア内に配置されているこ
    とを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 ダイパッドは矩形状に形成され、第1お
    よび第2の凹部はそれぞれ前記ダイパッドの辺部と所定
    角度で交差した方向へ列状に並んだ状態で配置されてい
    ることを特徴とする請求項1または2記載の半導体装
    置。
  4. 【請求項4】 第1の凹部はダイパッドの上面のうち半
    導体チップの搭載エリア外に形成され、 第2の凹部は前記ダイパッドの下面のうち前記半導体チ
    ップの搭載エリア内に形成されていることを特徴とする
    請求項1記載の半導体装置。
  5. 【請求項5】 ダイパッドは矩形状に形成され、第2の
    凹部は前記ダイパッドの辺部と所定角度で交差した方向
    へ列状に並んだ状態で配置されていることを特徴とする
    請求項4記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011517113A (ja) * 2008-04-08 2011-05-26 フリースケール セミコンダクター インコーポレイテッド 成形密着性を向上させたパッケージ化電子デバイス用リードフレーム
US8420446B2 (en) 2005-11-28 2013-04-16 Dai Nippon Printing Co., Ltd. Circuit member, manufacturing method of the circuit member, and semiconductor device including the circuit member
JP2021068852A (ja) * 2019-10-28 2021-04-30 トヨタ自動車株式会社 半導体装置
WO2022202242A1 (ja) * 2021-03-25 2022-09-29 ローム株式会社 半導体装置、および、半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8420446B2 (en) 2005-11-28 2013-04-16 Dai Nippon Printing Co., Ltd. Circuit member, manufacturing method of the circuit member, and semiconductor device including the circuit member
JP2011517113A (ja) * 2008-04-08 2011-05-26 フリースケール セミコンダクター インコーポレイテッド 成形密着性を向上させたパッケージ化電子デバイス用リードフレーム
JP2021068852A (ja) * 2019-10-28 2021-04-30 トヨタ自動車株式会社 半導体装置
JP7163896B2 (ja) 2019-10-28 2022-11-01 トヨタ自動車株式会社 半導体装置
WO2022202242A1 (ja) * 2021-03-25 2022-09-29 ローム株式会社 半導体装置、および、半導体装置の製造方法

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