JP2005539368A - プレーナ・アバランシェ・フォトダイオード - Google Patents

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Abstract

本発明は、プレーナ接触領域を定める第1のn型半導体層とp型拡散領域を有する第2のn型半導体層とを有するプレーナ・アバランシェ・フォトダイオードを備える。本発明の構造のさらなる特徴は、n型半導体多重層と、n型半導体吸収層と、p型接触層とを備える。さらなる実施形態は、プレーナ接触領域を定める第1のn型半導体層と、n型半導体多重層と、n型半導体吸収層と、p型接触層に電気的に結合されたp型半導体層とを有するプレーナ・アバランシェ・フォトダイオードを備える。

Description

本発明は、アバランシェ・フォトダイオードに関し、特に、プレーナpn接合を有するメサ構造アバランシェ・フォトダイオードに関する。
光子と電子との間の知られている相互作用おかげで、近年光検出器、特に、半導体材料を利用する光検出器の分野は大きく進歩した。あるタイプの半導体ベースの光検出器はアバランシェ・フォトダイオードと呼ばれる。このタイプの構造は一般に、吸収及び多重といった種々の目的に役立つ多数の固体半導体材料から成っている。
アバランシェ・フォトダイオード構造は、多重層において多数の電子−正孔対を産み出す電荷担体の作用の間の利得が大きいという主要な利点を提供する。しかし、アバランシェ・フォトダイオードは多数の電荷担体を産み出す効率が非常に高いために飽和してしまうリスクがあるので、この装置の帯域に悪影響を及ぼす。電荷担体の崩壊を防ぐには、アバランシェ・フォトダイオード自身内の電界を調節する必要があり、特に、吸収層の電界よりも多重層の電界を著しく高くすることが好ましい。
メサ型アバランシェ・フォトダイオードは、絶縁材料の層を用いて不動態化することが難しい高電界pn接合を露出している。このため、標準的な市販のInP/InGaAsアバランシェ・フォトダイオードは、pn接合を埋めるプレーナ拡散構造を使用し、これによりロバスト(robust)で長寿命の装置が得られる。しかし、これらInPアバランシェ・フォトダイオードは、p型半導体領域の深さ及びドーピング密度の両方の極めて正確な拡散制御を要する。この拡散は多重領域の電界の大きさ、アバランシェ領域の長さのほか電荷制御を制御するため、この重要な制御が不可欠となる。
提唱されてきたプレーナInAlAsアバランシェ・フォトダイオードは実際には存在しない。既存のアバランシェ・フォトダイオードは、エッチ・ダウンされて高電界アバランシェ領域の頂部が露出され、続いて深いチタン・インプラントが行われてさらにその高電界領域を絶縁される、エッチングされた絶縁リングを備えている。続いて、p型半導体領域と接触させるために、この絶縁リングは亜鉛拡散が行われる。これは重要なエッチング及びインプラント工程を必要とする非常に複雑な構造である。このような努力にも関わらず、このアバランシェ・フォトダイオードの寿命は標準的なプレーナ・アバランシェ・フォトダイオードの寿命の1/10の長さであるため、通信用途には十分ではない。
したがって、当該技術においては、安価で、効果的で重要な制御で製造することのできる単純かつ効果的なアバランシェ・フォトダイオードの必要がある。したがって、本発明は、プレーナ接触領域を定める第1のn型半導体層及びp型拡散領域を有する第2のn型半導体層を有するプレーナ・アバランシェ・フォトダイオードを備える。本発明の構造のさらなる特徴は、n型半導体多重層、n型半導体吸収層、及びp型接触層を含む。p型拡散領域はp型接触層に直接近接して配置されているため、構造の速度、寿命及び費用対効果を高めるとともに、プレーナ・アバランシェ・フォトダイオードの静電容量が低減される。本発明のさらなる実施形態及び利点について、以下図面を参照して記載する。
本発明の好適な実施形態によれば、光導電性のためにエピタキシャル構造が提供される。この光導電構造は、pn接合の拡散p型ドーピングを通して高められる性能のために最適化されたアバランシェ・フォトダイオードである。本発明の構造及び製造方法の詳細については、本願明細書において以下で考察する。
図1を参照すると、本発明の第1の実施形態によるプレーナ・アバランシェ・フォトダイオード10の断面が示されている。このプレーナ・アバランシェ・フォトダイオード10は、p型接触層12及びプレーナ接触領域を提供する第1のn型半導体層28を含んでいる。p型接触層12は第2のn型半導体層16上に配置され、この層16はp型接触層12及び第2のn型半導体層16によって形成されたpn接合部の電界を調節するp型拡散領域14を備えている。
プレーナ・アバランシェ・フォトダイオード10は、段階層18aによって第2のn型半導体層から分離されたn型半導体吸収層20をさらに含んでいる。このn型吸収層20はn型半導体多重層24上に配置されている。好適な実施形態では、n型半導体吸収層20は、p型半導体電荷制御層22によってn型多重層24から、好適には第2の段階層18bから分離されている。電子を集める1対のn型接触層26が、第1のn型半導体層28上に配置されているのが示されている。
第1のn型半導体層28は、第三の半導体からなるグループあるいはグループIII〜Vの半導体から選択される。したがって、第1のn型半導体層28は、グループVからの1つの元素と組み合わされたグループIIIからの2つの元素、あるいはこれとは反対に、グループIIIからの1つの元素と組み合わされたグループVからの2つの元素のいずれか一方から選択される。周期表の代表的なグループの表を以下に示す。
Figure 2005539368
上記の好適な実施形態では、第1のn型半導体層28はInAlAsである。しかし、第1のn型半導体層28は、プレーナ・アバランシェ・フォトダイオード10の動作の最適化に必要なバンドギャップを提供する任意の第三の半導体であってよいことが理解される。
n型半導体多重層24もまた、第三の半導体を含むグループ又はグループIII〜Vの半導体から選択される。この好適な実施形態では、n型半導体多重層24はInAlAsである。好適には、n型半導体吸収層20もまた第三の半導体を含むグループ又はグループIII〜Vの半導体から選択される。この好適な実施形態では、n型半導体吸収層20はInGaAsである。しかし、n型半導体吸収層20及びn型半導体多重層24の両方は、プレーナ・アバランシェ・フォトダイオード10の動作の最適化に必要なバンドギャップを提供する任意の第三の半導体であってよいことが理解される。
第2のn型半導体層16もまた、第三の半導体を含むグループ又はグループIII〜Vの半導体から選択される。前述したように、第2のn型半導体層16は、グループVからの1つの元素と組み合わされたグループIIIからの2つの元素、あるいはこれとは反対に、グループIIIからの1つの元素と組み合わされたグループVからの2つの元素のいずれか一方である。この好適な実施形態では、第2のn型半導体層16はInAlAsである。しかし、第2のn型半導体層18は、プレーナ・アバランシェ・フォトダイオード10の動作の最適化に必要なバンドギャップを提供する任意の第三の半導体であってよいことが理解される。
上記のように、第2のn型半導体層16は部分的には、第2のn型半導体層16とp型接触領域12との間の接合部近傍のp型拡散領域14を定めている。p型拡散領域14は、前記pn接合部のプレーナ・アバランシェ・フォトダイオード10の静電容量を低下させるので、この構造の全体的速度は上昇する。
プレーナ・アバランシェ・フォトダイオード10の一実施形態は、重要な層の厚さ及びドーピング濃度の全体が最初の結晶成長において調節され、このために優れた制御下にあり、再生可能に成長させることができ、ウエハ全体にわたって均一である。したがって、製造中の工程の制御に関する問題、特に拡散工程に関連する問題は、本発明ではみられない。
図2に示した別の実施形態では、プレーナ・アバランシェ・フォトダイオード110は、n型インプラント又はディープ・ドナーなどの界磁制御構造30を備えている。この界磁制御構造30をプレーナ・アバランシェ・フォトダイオード110への1対の貫入部として図に示している。しかし、本願明細書において以降で考察するように、実際に適用する場合、界磁制御構造30はインプラント工程を受けたプレーナ・アバランシェ・フォトダイオード110のある領域から構成されてよい。
本発明の第1の実施形態のように、プレーナ・アバランシェ・フォトダイオード110はp型接触層12及びプレーナ接触領域を提供する第1のn型半導体層28を含んでいる。p型接触領域12は第2のn型半導体層16上に配置されており、第2のn型半導体層16はp型接触層12及び第2のn型半導体層16により形成されたpn接合部の電界を調節するp型拡散領域14を含んでいる。界磁制御構造30は、前記pn接合部周囲で電界を付加的に低減する。
界磁制御構造30は、インプラントされたn型半導体又はイオンの形態を取ることが好ましい。例えば、界磁制御構造30はプレーナ・アバランシェ・フォトダイオード110に注入されたSiを有する領域の形態を取ってよい。択一的には、水素又はヘリウムなどのディープ・ドナーが、界磁制御構造30によって示された領域内にインプラントされてよい。界磁制御構造30の効果は、ドナーの注入領域における水素の不活化を通して実現されてもよい。この領域で高電界を維持することが好ましいため、種々の形態の界磁制御構造30はn型半導体多重層24を貫通しないであろう。
図3に示した代替的実施形態では、プレーナ・アバランシェ・フォトダイオード210は小さなメサ型構造を含んでいる。このように、上記の第2のn型半導体層は、エピタキシャル的に成長するp型半導体層32に置き換えられる。好適には、p型半導体層32はInAlAsであるが、p型半導体層32は動作の最適化に必要なバンドギャップを提供する任意のIII〜Vのタイプの半導体であってよいことが理解される。
上記の実施形態のように、プレーナ・アバランシェ・フォトダイオード210もp型接触層12及びプレーナ接触領域を提供する第1のn型半導体層28を含んでいる。p型接触層12はp型半導体層32上に設けられている。不動態化された領域34は、p型半導体層32及びプレーナ・アバランシェ・フォトダイオードの残りの構造の周囲に対称的に配置されている。
図3に示した実施形態では、全体の構造は最初にp型半導体層32を含んで成長し、次いで第1のn型半導体吸収層20までエッチ・ダウンされる。この工程は関連する静電容量領域を制御する局在化されたp型接触領域を定めるため、結果として静電容量は小さくなりアバランシェ・フォトダイオードの速度は速くなる。さらに、プレーナ・アバランシェ・フォトダイオード32全体がエピタキシャル的に成長し、任意のp型拡散を必要としない。
不動態化された領域34を形成するための特定の有利な方法は、ウェット酸化を用いる方法である。p型半導体層32は、n型半導体吸収層20又は第1の段階層18aの1つまで酸化されてよい。同様に、図3に示したように、n型半導体多重層24、p型半導体電荷制御層22及び第2の段階層18bを含む外部メサの側面が酸化されてよい。最終的に、非酸化層と酸化層との間に段階的な接合部分ができるように、第1n型半導体層28を酸化することが可能である。これにより、第1のn型半導体層28とn型半導体多重層24との間の接合部分の電解が低減されて、よりよい不動態化が得られる。
この不動態化の取組は、p型半導体電荷制御層22を付加的に制御し、かつ不動態化をさらに高めるために外部のメサの端部の電界を低減し、光子又は酸素のインプラントと組み合わされてよい。適切な不動態化技術には、BCB(ジビニルシロキサン・ビス・ベンゾシクロブテン)などの表面不動態化材料を使用することを含む。択一的には、プレーナ・アバランシェ・フォトダイオード210の外部を不動態化するために、二酸化ケイ素、窒化珪素又はポリイミドなどのその他の表面不動態化材料を用いてよい。
上記のように、本発明は既存のアバランシェ・フォトダイオードに対して多数の利点を提供する。本発明の構造が実際にプレーナであることは明白である。さらに、従来のアバランシェ・フォトダイオードに見られるように、InP多重領域に孔をアバランシェするのとは対照的に、n型半導体多重層24において電子がアバランシェされているため、図1に示したプレーナ・アバランシェ・フォトダイオード10の構造は、典型的なInP/InGaAsアバランシェ・フォトダイオードの幾何学的形状を反転したものである。この構造の反転によって、InGaAs吸収層においては低電界解領域になるが、標準的なInPアバランシェ・フォトダイオードにおいては高電界アバランシェ領域となる。
本発明の上記の実施形態は、本発明の多数の可能性のある実施形態のほんの数例を説明したに過ぎないことが当業者には明らかである。多数の及び種々の他の構成が、添付の特許請求の範囲に定められた本発明の精神及び範囲から逸脱しない範囲で、当業者によって容易に考案される。
本発明の第1の実施形態によるプレーナ・アバランシェ・フォトダイオードの断面図である。 本発明の代替的実施形態によるプレーナ・アバランシェ・フォトダイオードの断面図である。 本発明の代替的実施形態による小さなメサ型プレーナ・アバランシェ・フォトダイオードの断面図である。

Claims (29)

  1. プレーナ・アバランシェ・フォトダイオードにおいて、
    接触領域を定める第1のn型半導体層と、
    p型拡散領域を有する第2の半導体層と、
    n型半導体多重層と、
    n型半導体吸収層と、
    p型接触層とを備え、該p型拡散領域が該p型接触層に直接近接して配置されたプレーナ・アバランシェ・フォトダイオード。
  2. 前記n型半導体吸収層に近接して配置された少なくとも1つの段階層をさらに含んだ請求項1に記載のプレーナ・アバランシェ・フォトダイオード。
  3. 前記n型半導体多重層に近接して配置されたp型半導体電荷制御層をさらに含んだ請求項1に記載のプレーナ・アバランシェ・フォトダイオード。
  4. 少なくとも1つのn型接触層をさらに含んだ請求項1に記載のプレーナ・アバランシェ・フォトダイオード。
  5. 前記第1のn型半導体層はInAlAsである請求項1に記載のプレーナ・アバランシェ・フォトダイオード。
  6. 前記第2のn型半導体層はInAlAsである請求項1に記載のプレーナ・アバランシェ・フォトダイオード。
  7. 前記n型半導体多重層はInAlAsである請求項1に記載のプレーナ・アバランシェ・フォトダイオード。
  8. 前記n型半導体吸収層はInGaAsである請求項1に記載のプレーナ・アバランシェ・フォトダイオード。
  9. プレーナ・アバランシェ・フォトダイオードを製造する方法において、
    接触領域を定める第1のn型半導体層を提供する工程と、
    第2のn型半導体層をデポジットする工程と、
    n型半導体多重層をデポジットする工程と、
    n型半導体吸収層をデポジットする工程と、
    p型接触層をデポジットする工程と、
    該p型接触層に直接近接するp型拡散領域を拡散する工程とを含み、これによって前記プレーナ・アバランシェ・フォトダイオードの静電容量を低減する方法。
  10. 前記n型半導体吸収層に近接する少なくとも1つの段階層をデポジットする工程をさらに含んだ請求項9に記載の方法。
  11. 前記n型半導体多重層に近接するp型半導体電荷制御層をデポジットする工程をさらに含んだ請求項9に記載の方法。
  12. 少なくとも1つのn型接触層をデポジットする工程をさらに含んだ請求項9に記載の方法。
  13. 前記第1のn型半導体層はInAlAsである請求項9に記載の方法。
  14. 前記第2のn型半導体層はInAlAsである請求項9に記載の方法。
  15. 前記n型半導体多重層はInAlAsである請求項9に記載の方法。
  16. 前記n型半導体吸収層はInGaAsである請求項9に記載の方法。
  17. p型拡散領域を有する第2のn型半導体層と、
    n型半導体多重層と、
    n型半導体吸収層とを備えた、接触領域及びp型接触領域を定める第1のn型半導体層を含んだプレーナ・アバランシェ・フォトダイオードにおいて、
    該p型拡散領域は該p型接触領域に直接近接して配置されたプレーナ・アバランシェ・フォトダイオード。
  18. 前記第1のn型半導体層はInAlAsであり、前記第2のn型半導体層はInAlAsであり、前記n型半導体多重層はInAlAsであり、前記n型半導体吸収層はInGaAsである請求項17に記載のプレーナ・アバランシェ・フォトダイオード。
  19. プレーナ・アバランシェ・フォトダイオードにおいて、
    接触領域を定める第1のn型半導体層と、
    p型半導体層と、
    n型半導体多重層と、
    n型半導体吸収層と、
    p型接触層とを備え、該p型半導体層が該p型接触領域に直接近接して配置されたプレーナ・アバランシェ・フォトダイオード。
  20. 前記n型半導体吸収層に近接して配置された少なくとも1つの段階層をさらに含んだ請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  21. 前記n型半導体多重層に近接して配置されたp型半導体電荷制御層をさらに含んだ請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  22. 少なくとも1つのn型接触層をさらに含んだ請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  23. 前記第1のn型半導体層はInAlAsである請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  24. 前記第2のn型半導体層はInAlAsである請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  25. 前記n型半導体多重層はInAlAsである請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  26. 前記n型半導体吸収層はInGaAsである請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  27. 前記p型半導体層はInAlAsである請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  28. 前記p型半導体層の一部分とn型半導体吸収層の一部分とを含んだ不動態化された領域をさらに備えた請求項19に記載のプレーナ・アバランシェ・フォトダイオード。
  29. 前記不動態化された領域が、前記第1の段階層18aの一部分と前記n型半導体多重層24の一部分とをさらに含んだ請求項28に記載のプレーナ・アバランシェ・フォトダイオード。
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