KR100811365B1 - 플레이너 애벌란시 포토다이오드 - Google Patents

Abstract

본 발명은 플레이너 접촉구역을 형성하는 제1 n-타입 반도체 층과 p-타입 확산 영역을 가진 제2 n-타입 반도체 층을 구비하는 플레이너 애벌란시 포토다이오드를 포함하는 것이다. 상기 구조의 부가적인 특징은 n-타입 반도체 증배층과 n-타입 반도체 흡수층과 p-타입 접촉층을 구비하는 것이다. 부가적인 실시예는 플레이너 접촉구역을 형성하는 제1 n-타입 반도체 층과, n-타입 반도체 증배층과, n-타입 반도체 흡수층 및, p-타입 접촉층에 전기적으로 결합된 p-타입 반도체 층을 구비하는 플레이너 애벌란시 포토다이오드를 구비하는 것이다.

애벌란시, 광검출기, 증배층, 확산층, 증착, 광도전형, 적층.

Description

플레이너 애벌란시 포토다이오드{PLANAR AVALANCHE PHOTODIODE}

본 발명은 애벌란시 포토다이오드에 관한 것으로서, 특히 플레이너 p-n접합부를 가진 메사 구조 애벌란시 포토다이오드에 관한 것이다.

광양자와 전자 사이에 알려진 상호작용으로 인하여, 근래 광검출기 분야에서, 특히 반도체 물질을 활용하는 광검출기 분야에서의 상당한 발전이 있었다. 애벌란시 포토다이오드는 일 타입의 반도체 기반의 광검출기로 명칭된다. 이러한 타입의 구조에는 일반적으로 흡수(absorption) 및 증배(multiplication)와 같은 다른 목적의 역활을 하는 다수의 고형 반도체성 물질이 포함된다.

애벌란시 포토다이오드 구조는 증배층에 대형 수의 전자-홀 쌍을 생성하는 여기된 전하운반체(excited charge carriers)의 작용을 통해 주요한 대형 이득의 잇점을 제공한다. 그런데, 애벌란시 포토다이오드는 다수의 전하운반체를 생성하는데 유익하여 포화되는 위험에 놓여져서, 디바이스의 대역폭에 역효과를 미친다. 전하운반체의 절연파괴의 방지를 위해서는, 애벌란시 포토다이오드 자체 내에서 전계를 필히 조절하고, 특히 흡수층에서의 전계보다 상당히 더 높게 되는 증배층에서의 전계를 가지기를 희망한다.

메사 애벌란시 포토다이오드는 절연물질 층을 사용하여 비활성화하기에는 어려움이 있는 노출된 하이 필드 p-n접합부를 가진다. 따라서, 상용의 표준 InP/InGaAs 애벌란시 포토다이오드는 강인하고 긴 수명의 디바이스에 이르게 하는 p-n접합부를 매립하는 플레이너 확산 구조를 사용한다. 그런데, 이러한 InP애벌란시 포토다이오드는 p타입 반도체 영역의 깊이와 도핑 밀도 양쪽의 극히 정밀한 확산제어를 필요로 한다. 이러한 임계성 제어는, 이러한 확산이 전하 제어와 마찬가지로 애벌란시 영역의 길이인 증배 영역에서의 전계 크기를 제어하기 때문에 기본적인 것이다.

현재, 제안되어져 있는 적절한 플레이너 InAlAs 애벌란시 포토다이오드는 없다. 종래의 애벌란시 포토다이오드는, 딥 티타늄 삽입(implant)에 의해 동반되는 하이 필드 애벌란시 영역의 상부를 노출하여 하이 필드 영역이 더욱 절연되도록 하방향으로 에칭되는 에칭 아이솔레이션(isolation) 링을 구비한다. 이것은 다음, 아연 확산이 동반되어 p-타입 반도체 영역과 접촉한다. 이것은 임계성 에칭과 삽입 단계를 필요로 하는 매우 복잡한 구조인 것이다. 이러한 노력에도 불구하고, 이러한 애벌란시 포토다이오드의 수명은 그들의 표준 플레이너 애벌란시 포토다이오드보다 10배 더 짧아서 원격통신용으로 사용하기에는 충분하지 않은 것으로 인식되어져 있다.

따라서, 당기술분야에서는, 저렴하게 생산되고 효율적인 임계 제어를 이룰 수 있는 심플하고 효율적인 애벌란시 포토다이오드를 필요로 하고 있다. 따라서, 본 발명은 플레이너 접촉구역을 형성하는 제1 n-타입 반도체 층과 p-타입 확산 영 역을 가진 제2 n-타입 반도체 층을 구비하는 플레이너 애벌란시 포토다이오드를 포함하는 것이다. 상기 구조의 부가적인 특징은 n-타입 반도체 증배층과 n-타입 반도체 흡수층과 p-타입 접촉층을 구비하는 것이다. p-타입 확산 영역은 p-타입 접촉층에 바로 인접하여 배치되어서, 구조의 속도, 수명, 및 비용효율을 증가하면서 플레이너 애벌란시 포토다이오드의 정전용량을 감소하는 것이다. 본 발명의 부가적인 실시예와 특징을 첨부 도면을 참고로 이하에 기술한다.

도1은 본 발명의 제1실시예에 따르는 플레이너 애벌란시 포토다이오드의 단면도이다.

도2는 본 발명의 다른 실시예에 따르는 플레이너 애벌란시 포토다이오드의 단면도이다.

도3은 본 발명의 다른 실시예에 따르는 미니-메사 플레이너 애벌란시 포토다이오드의 단면도이다.

본 발명의 양호한 실시예에 의거, 광도전 목적의 적층 구조를 제공한다. 광도전 구조는 p-n접합부에 확산 p-타입 도핑을 통한 증가된 성능을 최적하게 하는 애벌란시 포토다이오드이다. 본 발명의 구조의 특징과 제조방법을 상세하게 설명하면 다음과 같다.

도1은 본 발명의 제1실시예에 따르는 플레이너 애벌란시 포토다이오드(10)의 단면을 나타낸 도면이다. 플레이너 애벌란시 포토다이오드(10)는 플레이너 접촉구 역을 제공하는 제1 n-타입 반도체 층(28)과 p-타입 접촉층(12)을 구비한다. p-타입 접촉층(12)은 제2 n-타입 반도체 층(16)에 배치되고, 제2 n-타입 반도체 층(16)은 p-타입 접촉층(12)과 제2 n-타입 반도체 층(16)에 의해 형성된 p-n접합부에서 전계를 조절하는 p-타입 확산 영역(14)을 구비한다.

플레이너 애벌란시 포토다이오드(10)는 부가로, 제1 그레이딩(grading)층(18a)에 의해 제2 n-타입 반도체 층으로부터 분리된 n-타입 반도체 흡수층(20)을 구비한다. n-타입 흡수층(20)은 n-타입 반도체 증배층(24)에 배치된다. 양호한 실시예에서, n-타입 반도체 흡수층(20)은 p-타입 반도체 전하 제어층(22)에 의해 n-타입 증배층(24)으로부터, 양호하게는 제2 그레이딩층(18b)으로부터 분리된다. 도시된 전자 수집용의 1쌍의 n-타입 접촉층(26)은 제1 n-타입 반도체 층(28)에 배치된다.

제1 n-타입 반도체 층(28)은 제3의(tertiary) 반도체, 또는 III-V족 반도체를 포함하는 그룹에서 선택된다. 따라서, 제1 n-타입 반도체 층(28)은, 1개의 V족 원자와 결합된 2개의 III족 원자, 또는 그 역으로, 1개의 III족 원자와 결합된 2개의 V족 원자중의 어느 하나이다. 주기율표에서의 대표적인 족에 대한 표를 이하에 나타내었다.

II족	III족	IV족	V족
아연(Zn)	알루미늄(Al)	실리콘(Si)	인(P)
카드뮴(Cd)	갈륨(Ga)	게르마늄(Ge)	비소(As)
수은(Hg)	인듐(In)		안티몬(Sb)

양호한 실시예에서, 제1 n-타입 반도체 층(28)은 InAlAs이다. 그리고, 제1 n-타입 반도체 층(28)은 플레이너 애벌란시 포토다이오드(10)를 최적하게 운영하는데 필요한 밴드갭을 제공하는 임의적인 제3의 반도체인 것으로 이해한다.

n-타입 반도체 증배층(24)은 또한 제3의 반도체 또는 III-V족 반도체를 포함하는 그룹으로부터 선택된다. 양호한 실시예에서, n-타입 반도체 증배층(24)은 InAlAs이다. 양호하게, n-타입 반도체 흡수층(20)도, 제3의 반도체 또는 III-V족 반도체를 포함하는 그룹으로부터 선택된다. 양호한 실시예에서, n-타입 반도체 흡수층(20)은 InGaAs이다. 그리고, n-타입 반도체 흡수층(20)과 n-타입 반도체 증배층(24) 양쪽이 플레이너 애벌란시 포토다이오드(10)를 최적하게 운영하는데 필요한 밴드갭을 제공하는 임의적인 제3의 반도체인 것으로 이해한다.

제2 n-타입 반도체 층(16)도 제3의 반도체, 또는 III-V족 반도체를 포함하는 그룹에서 선택된다. 앞에서와 같이, 제2 n-타입 반도체 층(16)은, 1개의 V족 원자와 결합된 2개의 III족 원자와, 그 역으로, 1개의 III족 원자와 결합된 2개의 V족 원자중의 어느 하나이다. 양호한 실시예에서, 제2 n-타입 반도체 층(16)은 InAlAs이다. 그리고, 제2 n-타입 반도체 층(18)은 플레이너 애벌란시 포토다이오드(10)를 최적하게 운영하는데 필요한 밴드갭을 제공하는 임의적인 제3의 반도체인 것으로 이해한다.

주시된 바와 같이, 제2 n-타입 반도체 층(16)은 이와 p-타입 접촉구역(12)사이의 접합부 근처에 p-타입 확산 영역(14)을 일부분으로 형성한다. p-타입 확산 영역(14)은 상술된 p-n접합부에 플레이너 애벌란시 포토다이오드(10)의 정전용량을 낮게하여, 상기 구조의 전체 속도를 증가하게 한다.

플레이너 애벌란시 포토다이오드(10)의 면은, 임계성 층 두께와 도핑 농축이 초기 결정성장(initial crystal growth)에서 조절되어 복원 성장되고 전체 웨이퍼를 통해 균일하게 있다. 따라서, 제조 중에, 특히 확산 단계와 상관된 제조 중에 공정제어와 상관된 어려움이 본 발명에서는 나타나지 않는다.

도2는 본 발명의 다른 면을 나타낸 도면으로, 플레이너 애벌란시 포토다이오드(110)는 n-타입 삽입 또는 딥 도너(deep donor)와 같은 필드 제어 구조(30)를 구비한다. 필드 제어 구조(30)는 플레이너 애벌란시 포토다이오드(110) 내로의 1쌍의 개입부로서 개략적으로 도시하였다. 그런데, 실질적인 적용에서는, 추가 설명되는 바와 같이 삽입공정(implantation process)을 받은 플레이너 애벌란시 포토다이오드(110)의 영역에 필드 제어 구조(30)를 구성할 것이다.

본 발명의 제1실시예에서와 같이, 플레이너 애벌란시 포토다이오드(110)는 플레이너 접촉 구역을 제공하는 제1 n-타입 반도체 층(28)과 p-타입 접촉층(12)을 구비한다. p-타입 접촉층(12)은 제2 n-타입 반도체 층(16)에 배치되고, 제2 n-타입 반도체 층(16)은 p-타입 접촉층(12)과 제2 n-타입 반도체 층(16)에 의해 형성된 p-n접합부에 전계를 조절하는 p-타입 확산영역(14)을 구비한다. 필드 제어 구조(30)는 상술된 p-n접합부 둘레에 추가적인 전계 감소부를 제공한다.

필드 제어 구조(30)는 양호하게 삽입된 n-타입 반도체 또는 이온 형태를 취한다. 예를 들면, 필드 제어 구조(30)는 플레이너 애벌란시 포토다이오드(110)에 삽입되는 Si를 가진 영역의 형태를 취한다. 선택적으로, 수소 또는 헬륨과 같은 딥 도너가 필드 제어 구조(30)에 의해 지시된 영역에 삽입되어질 수 있다. 필드 제어 구조(30)의 작용은 반입 영역에서의 수소 비활성화를 통해서도 실현 된다. 다양한 형태의 필드 제어 구조(30)가, 이러한 영역에서의 높은 전계를 유지를 희망하여, n-타입 반도체 증배층(24)을 침투하지 않을 것이다.

도3은 플레이너 애벌란시 포토다이오드(210)가 미니-메사 구조를 구비하는 다른 실시예를 나타낸 도면이다. 상기 구조에서는, 상술된 제2 n-타입 반도체 층이 적층 성장된 p-타입 반도체 층(32)으로 대체된다. 양호하게, p-타입 반도체 층(32)은 InAlAs이지만, p-타입 반도체 층(32)은 최적한 성능에 적합한 밴드갭을 제공하는 III-V타입 반도체인 것으로 이해한다.

이전 실시예에서, 플레이너 애벌란시 포토다이오드(210)는 또한, 플레이너 접촉구역을 제공하는 제1 n-타입 반도체 층(28)과 p-타입 접촉층(12)을 구비한다. p-타입 접촉층(12)은 p-타입 반도체 층(32)에 배치된다. 비활성화된 영역(34)은 p-타입 반도체 층(32)과 플레이너 애벌란시 포토다이오드의 잔류 구조에 대한 대칭 모양으로 배치된다.

도3에 도시된 실시예에서, 전체 구조는 p-타입 반도체 층(32)을 구비하여 개시적으로 성장되고, 다음 제1 n-타입 반도체 흡수층(20)에 하방향으로 에칭되는 것이다. 상술된 공정은 상관 정전용량 구역을 제어하는 국부적 p-접촉 영역을 형성하고, 따라서 저 정전용량과 고속도 애벌란시 포토다이오드를 초래한다. 또한, 전체 플레이너 애벌란시 포토다이오드(32)는 적층 성장되어 어떠한 p-타입 확산도 요구하지 않는다.

비활성화된 영역을 형성하기 위한 특별히 유익한 접근방식은 습식(濕式) 산화를 활용하는 것이다. p-타입 반도체 층(32)은 n-타입 반도체 흡수층(20) 또는 제1 그레이딩층(18a)을 통해 산화된다. 유사하게, n-타입 반도체 증배층(24), p-타입 반도체 전하 제어 층(22), 및 제2 그레이딩층(18b)을 구비하는 외부 메사의 측부가 도3에 지시된 바와 같이 산화될 수 있다. 끝으로, 산화되지 않은 층과 산화된 층 사이의 계면이 가능한 한 완만하게 있도록, 제1 n-타입 반도체 층(28)을 산화시킨다. 이러한 사실은 양호한 비활성화(passivation)이게 하는 n-타입 반도체 증배층(24)과 제1 n-타입 반도체 층(28)과의 사이에 계면에 필드를 저하할 것이다.

비활성 접근은 양성자 또는 산소 삽입물과 결합되어 p-타입 반도체 전하 제어 층(22)을 추가적으로 제어하고, 외부 메사의 엣지에 필드를 감소시키어 비활성을 더욱 향상시킨다. 적절한 비활성 기술은 BCB(benzocyclobutene)와 같은 표면 비활성 물질의 사용을 포함한다. 다르게는, 실리콘 디옥사이드, 실리콘 니트라이드, 또는 폴리이미드와 같은 다른 표면 비활성 물질이 플레이너 애벌란시 포토다이오드(210)의 외측을 비활성으로 하는데 사용된다.

기술한 바와 같이, 본 발명은 현존 애벌란시 포토다이오드를 능가하는 수많은 잇점을 제공하는 것이다. 주목할 만한 것은, 본 발명의 구조가 충실한 플레이너인 것이다. 또한, 도1에 도시된 플레이너 애벌란시 포토다이오드(10)의 구조는, 전자가 이전 애벌란시 포토다이오드에서 발견되는 바와 같이 InP증배 영역에 홀의 전자사태에 대하여 n-타입 반도체 증배층(24)에 쇄도되기 때문에 전형적인 InP/InGaAs 애벌란시 포토다이오드 기하형상과 반대로 된다. 이러한 구조의 역전은 표준 InP 애벌란시 포토다이오드에서와 같이 하이 필드 애벌란시 영역보다는 InGaAs흡수 영역에 있는 로우 필드 영역이 디바이스의 상부에 있게 한다.

상술된 실시예는 그외의 가능한 많은 특정 실시예의 일부로서 본 발명을 설명할 목적으로 기술된 것이고, 첨부 청구범위에서 한정된 본 발명의 정신과 범위를 이탈하지 않는 범위 내에서 수많은 다양한 다른 배열을 당분야의 기술인은 실천할 수 있을 것이다.

Claims (29)

1. 접촉구역을 형성하는 n-타입 반도체 층;

   p-타입 확산영역을 구비한 반도체 층;

   반도체 증배층;

   반도체 흡수층; 및

   p-타입 접촉층을 포함하며,

   상기 p-타입 확산영역은 p-타입 접촉층에 바로 인접하여 배치되고, 반도체 흡수층은 p-타입 확산영역을 가진 반도체 층과 반도체 증배층 사이에 배치되는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
2. 제1항에 있어서, 반도체 흡수층에 인접하여 배치된 1개 이상의 그레이딩층을 부가로 포함하는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
3. 제1항에 있어서, 반도체 증배층에 인접하여 배치된 p-타입 반도체 전하 제어 층을 부가로 포함하는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
4. 제1항에 있어서, 1개 이상의 n-타입 접촉층을 부가로 포함하는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
5. 제1항에 있어서, n-타입 반도체 층은 InAlAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
6. 제1항에 있어서, p-타입 확산층을 가진 반도체 층은 InAlAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
7. 제1항에 있어서, 반도체 증배층은 InAlAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
8. 제1항에 있어서, 반도체 흡수층은 InGaAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드.
9. 플레이너 애벌란시 포토다이오드의 정전용량이 감소하도록,

   접촉구역을 형성하는 n-타입 반도체 층을 제공하는 단계;

   반도체 층을 증착(deposit)하여 증착 반도체 층을 형성하는 단계;

   반도체 증배층을 증착하는 단계;

   반도체 흡수층을 증착하는 단계;

   p-타입 접촉층을 증착하는 단계; 및

   p-타입 확산영역을 확산하는 단계를 포함하는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
10. 제9항에 있어서, 반도체 흡수층에 인접하여 1개 이상의 그레이딩층을 증착하는 단계를 부가로 포함하는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
11. 제9항에 있어서, 반도체 증배층에 인접하여 p-타입 반도체 전하 제어 층을 증착하는 단계를 부가로 포함하는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
12. 제9항에 있어서, 1개 이상의 n-타입 접촉층을 증착하는 단계를 부가로 포함하는 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
13. 제9항에 있어서, n-타입 반도체 층은 InAlAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
14. 제9항에 있어서, 상기 반도체 층을 증착하는 단계에 의해 형성된 증착 반도체 층은 InAlAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
15. 제9항에 있어서, 반도체 증배층은 InAlAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
16. 제9항에 있어서, 반도체 흡수층은 InGaAs인 것을 특징으로 하는 플레이너 애벌란시 포토다이오드 제조방법.
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