JP2005536963A - 過負荷補償のフィードバックステアリングを用いたノイズシェーピング回路および方法ならびにそれを使用するシステム - Google Patents

Abstract

ノイズシェーパが、通常の動作状態で第１のフィードバック信号のノイズシェーピングを行う第１のフィードバックループを備え、さらに、第１の信号伝達関数と、過負荷状態で安定している第２のフィードバックループとを持つ第１のフィルタ（２０１）を有し、さらに、第１の信号伝達関数とは異なる第２の信号伝達関数を備えた第２のフィルタ（２０２）を有する。上記ノイズシェーパはまた、量子化器（２０３）とステアリング回路（２０４）とを備えた出力回路ブロックも備える。量子化器（２０３）は第１のフィルタ（２０１）と第２のフィルタ（２０２）の出力に同時に反応する入力を行う。ステアリング回路（２０４）は、量子化器（２０３）の出力から第１および第２のフィードバックループの入力へのフィードバック信号のステアリングを行う。

Description

本発明は、一般に、デルタ・シグマ変調器、特に、過負荷補償のフィードバック信号のステアリングを行い、システムが同フィードバックを利用するノイズシェーピング回路並びに方法に関する。

デルタ・シグマ変調器はデジタル／アナログ変換器（ＤＡＣ）並びにアナログ／デジタル変換器（ＡＤＣ）において特に有用である。デルタ・シグマ変調器は、オーバサンプリングを利用して、オーバサンプリング周波数帯域の両端にわたる量子化ノイズパワーの拡散を行うが、このオーバサンプリング周波数帯域は、一般に、入力信号の帯域幅よりもずっと大きい。さらに、デルタ・シグマ変調器は、量子化ノイズに対するハイパスフィルタとして機能することによりノイズシェーピングを行い、それによって、大部分の量子化ノイズパワーが信号帯域の中からシフトされる。

ＡＤＣ内の代表的なデルタ・シグマ変調器は、アナログ入力信号を負のフィードバック信号と加算する入力加算器と、アナログ線形（ループ）フィルタと、量子化器と、フィードバックループとを備え、デジタル／アナログ変換器（フィードバックＤＡＣ）は、量子化器の出力と、入力加算器の反転入力とを結合する。デルタ・シグマＤＡＣも、同様に、デジタル入力加算器と、デジタル線形フィルタと、デジタルフィードバックループと、量子化器と、出力ＤＡＣとを出力部側に備える。１次変調器では、線形フィルタは単一の積分段を備え、より高次の変調器内のこのフィルタは、通常、カスケードを成す対応する数の積分段を備える。高次変調器は低次変調器上で量子化ノイズの改善された伝達特性を有するが、次数が上がるにつれて、安定性が、決定的に重要な設計上のファクタとなる。所定のトポロジに対応して、量子化器は１ビット量子化器か、マルチビット量子化器かのいずれかになる。

デジタルデルタ・シグマ変調器で不安定性を引き起こす１つの原因として入力される過負荷がある。例えば、過負荷入力が生じるのは、入力データの利得が１より大きくなった場合、著しいＧｉｂｂｓオーバーシュートを持つデジタル化された矩形波を変調器の入力部で受信した場合、あるいは、劣悪なデータストリームが先行する補間回路から送出された場合である。単一ビットデルタ・シグマ変調器は過負荷を受けやすいということで悪名が高い。マルチビットデルタ・シグマ変調器のほうが過負荷入力を受ける程度は少ないとはいえ、入力信号ストリームがその正の最大レベル並びに負の最大レベルに近づくと、過負荷は依然頻繁に生じる。

デルタ・シグマ変調器内の過負荷を処理する現在の技術は相対的に複雑であり、飽和と不安定性とを避けるために過負荷状態の検出、並びに、変調回路のその後のリセットや制限を必要とする。しかし、変調器過負荷は、特に、より高品質のノイズシェーピングを行う高次の変調器では、処理の必要がある重要問題としてそのまま残されている。変調器過負荷はオーディオ用アプリケーションでは特に面倒なものであり、不安定な変調器によって、出力信号中に極端な信号が生じて、次の処理段を損ね、および／または、その結果聞き手にとって不快な可聴音の出力が生じることになる。

（発明の概要）
本発明概念によれば、ノイズシェーパが過負荷入力を受けつけないようにする方法並びに回路が開示される。これらの概念の１つの代表的実施形態として、通常の動作状態で入力信号のノイズシェーピングを行う第１のフィルタと、過負荷状態で安定な第２のフィルタとを備えるノイズシェーパが挙げられる。量子化器は第１のフィルタと第２のフィルタとの出力の合計値に反応する。信号ステアリング回路は、量子化器の出力側から第１のフィルタと第２のフィルタとの入力側へのフィードバック信号のステアリングを行って、過負荷状態での第１のフィルタの安定性を維持する。

上記発明概念を具現化する回路と方法によってノイズシェーパの入力過負荷の問題は直接処理される。過負荷状態が生じると、（高品質の）一次ノイズシェーピングループが通過させるエネルギが一次ループの安定性を維持するレベルのままである間、過負荷ループは上昇したエネルギ負荷を受け取り、このエネルギ負荷を保持することになる。過負荷状態が終ると、一次ループはエネルギの大部分を通過させるステップを再開し、高品質のノイズシェーピング処理の実行を継続する。本発明は、過負荷状態の検出か、ノイズシェーパ回路のリセットかのいずれかを行ってノイズシェーパ出力の飽和を避けるようにする追加回路を必要としない。さらに、ノイズシェーパ入力の通常の最大限度の外側にある入力信号ストリームの短時間のずれは、ノイズシェーパ処理を実質的に瞬断するものではない。上記回路と方法は、ノイズシェーパ過負荷が、オーディオ増幅器やスピーカなどの次の処理段で障害を引き起こし、聞き手の聴覚にとって有害な可聴出力を生みだすことさえあるオーディオ用アプリケーションで特に有用である。

（発明の詳細な説明）
図面の図１〜図３に描かれている例示の実施形態を参照することにより、本発明の原理およびこれら原理の利点についてもっとも良い理解が得られる。図中、同じ参照番号は同じ部分を示すものとする。

図１は、本発明の原理に基づく、デジタル／アナログ変換器（ＤＡＣ）サブシステム１００の代表的オーディオシステムのアプリケーションを示す図である。本例では、ＤＡＣサブシステム１００は、コンパクトディスク（ＣＤ）プレイヤ、デジタルオーディオテープ（ＤＡＴ）プレイヤあるいはデジタルビデオディスク（ＤＶＤ）ユニットなどのオーディオコンポーネント１０１の一部を形成する。デジタルメディア駆動装置１０２は、マルチビットのオーディオ用アプリケーションでのソニー／フィリップス１ビットフォーマットや、マルチビットＰＣＭの１ビット音声データなどのデジタルデータを所定のデジタルデータ記憶媒体から収集し、クロック信号および制御信号と共にデータをＤＡＣサブシステム１００へ渡すものである。この結果アナログ（オーディオ）データは、増幅ブロック１０４での増幅に先行してアナログ／オーディオ処理ブロック１０３でさらに処理される。次いで、オーディオ増幅ブロック１０４は、１セットの従来型のスピーカ１０５ａと１０５ｂ、ヘッドセット、あるいは同様の装置を駆動する。

デジタル音声データは、サンプリングクロック（ＳＣＬＫ）により計時されるＳＤＡＴＡパスを介してシリアルなワードとして受信される。左右のチャネルデータが左右のクロック信号（ＬＲＣＫ）に応じて交互に処理される。ＬＲＣＫ信号はデータ入力レート（すなわちサンプリングレート）と同じレートである。マスタクロック信号（ＭＣＬＫ）はオーディオコンポーネント１０１のタイミング全体の同期をとり、オーディオサンプリングレートの倍数の所定のオーバサンプリング周波数を有する。次いで、制御信号ＤＦ１とＤＦ０が、左右に位置揃えされたフォーマット、２０ビットまたは２４ビットのワード幅フォーマット、などの入力フォーマットの選択を可能にする。１ビットのデータが入力されると、ＳＤＡＴＡポートが左チャネルデータを受信し、ＤＦ１ポートが右チャネルデータを受信する。

上記のように、高次の（３次またはそれより高次の）デルタ・シグマ変調器は一般に、（１次や２次などの）低次のデルタ・シグマ変調器よりも良好なノイズシェーピングを行う。しかし、変調器の次数が上がるにつれて、変調器の安定性が設計上決定的に重要なファクタとなる。不安定性を引き起こす１つの特定の原因として、入力過負荷が挙げられるが、この過負荷入力時に最大の正の変調器入力制限値あるいは最大の負の変調器入力制限値を越える入力信号のずれによって、１または２以上の変調器フィルタ段の飽和およびループ全体の発振が引き起こされる。

代表的デジタルデルタ・シグマ変調器では、入力信号のストリームが所定の最大の正または負の値を上回るとき、量子化器の出力がその対応する最大値または最小値まで駆動され、この時点でスループットデータストリームがクリップ（制限）される。次いで、量子化器のこのクリップされた出力によって、変調器入力加算器とループフィルタとが利用できる負のフィードバック量が制限される。不十分なフィードバックによって、ループフィルタの積分器は該積分器の最大値または最小値まで飽和し、変調器は不安定になる。次いで、積分段が飽和すると、デルタ・シグマデジタル／アナログ変換器内のＤＡＣなどの以下の回路はオーバドライブされる。このオーバドライビングの結果、アナログ出力信号内に極端な遷移が生じ、この遷移はオーディオシステムでオーディオスピーカに障害を与えたり、および／または、聞き手に対して不快感や損傷を引き起こしたりする場合がある。

デジタルデルタ・シグマ変調器内の過負荷を処理する通常行われる１つの手法として、過負荷の検出時に、ループフィルタの積分段を０にリセットする手法がある。しかし、積分器の過負荷検出とリセットとは相対的に実現が困難である。例えば、変調器の最大値を越える入力信号の時折の短時間のずれに起因して生じる瞬断の影響を受けるおそれがなく、しかも変調器の入力およびリセット時に真の過負荷状態を適宜同時に検出するように変調器を設計する必要がある。

図２は、本発明の原理を具現化する過負荷制御に対するフィードバック信号のステアリングを行うデルタ・シグマデジタル／アナログ変換器（ＤＡＣ）２００の例を示す高レベルのブロック図である。ＤＡＣ２００は図１のＤＡＣサブシステム１００としてこのようなアプリケーションでの使用に適している。ＤＡＣ２００は２つのデルタ・シグマループ２０１と２０２とを備え、さらに量子化器２０３を共用する。一般に、一次デルタ・シグマループ２０１は、通常の（低レベル）処理中に所望のノイズシェーピング処理を行う高次のフィルタである。デルタ・シグマループ２０２は、一般に、過負荷状態でも無条件に安定している低次の“過負荷”データパスである。以下さらに解説するステアリング回路２０４は、量子化器２０３からデルタ・シグマループ２０１と２０２の入力への負のフィードバックを制御する。ループ２０１と２０２の入力へのフィードバック信号のステアリングを行うことにより、対応するループ２０１／２０２を介して渡されるエネルギの量は制御される。

ＤＡＣ２００の例示の実施形態では、一次ループ２０１は、６（６）次のループであり、ステアリング回路２０４からの負のフィードバックとデジタル入力信号とを加算する入力加算器２０５、並びに、６（６）次の一次ループフィルタ２０６も備える。一次ループフィルタ２０６は、フィードフォワードあるいはフィードバックトポロジなどの従来方式の一般的なトポロジを有することが望ましい。種々のデルタ・シグマループフィルタトポロジの様々なの設計と構成についての一般的解説は、Ｎｏｒｓｗｏｒｔｈｙらの、「デルタ・シグマデータコンバータ、理論、設計およびシミュレーション」（ＩＥＥＥ出版局、１９９６年）などの種々の出版物に見られる。

例示の過負荷デルタ・シグマ変調器ループ２０２は、２（２）次のループであり、固定入力値（この場合０）をステアリング回路２０４から得られるフィードバック値と加算する入力加算器２０７と、２（２）次のループフィルタ２０８も備える。２（２）次のデルタ・シグマループは相対的に過負荷を受ける恐れがなく、一般に実現が簡単である。言い換えれば、２次ループフィルタ設計は、これらの設計の入力範囲の１００％（１００％）で、あるいは、その入力範囲の１００％（１００％）まで動作し、かつ、安定した状態を保ち続けることができる。さらに、２次フィルタの安定性は一般に立証可能である。したがって、例示のＤＡＣ２００の実施形態では、２（２）次のループ２０２は過負荷ループ２０２用として選択される。一般に、有限ワード長レジスタを使用できることを保証するために２次段の状態変数はクリップすなわち制限される。

一次ループ２０１と過負荷ループ２０２の出力は加算器２０９により加算されて、共用の量子化器２０３の中へ入力される。例示の実施形態では、量子化器２０３は、制限用すなわち切り捨て機能を備えた９（９）レベル量子化器である。例示の量子化器２０３では、最大の正の切り捨てられた（量子化された）デジタル出力値はプラス４つの（＋４）であり、最大の負の出力値はマイナス４（−４）である。ステアリング回路２０４は２つのフィードバックストリーム、すなわち、共用の量子化器２０３の出力側から一次ループ２０１の入力加算器２０５への１つのストリームと、過負荷ループ２０２の入力加算器２０７への別のストリームとの２つのストリームの制御を行う。２つのフィードバックストリームのエネルギの合計に等しい量子化器２０３からの出力ストリームは、動的要素マッチング（ＤＥＭ）回路２１０を介して従来型のスイッチトキャパシタまたは電流ステアリングＤＡＣ２１１を駆動する。ＤＡＣ２１１は一般に８つの（８）エレメントを備えるが、これら８つのエレメントは名目上互いに同等のものであり、さらに、ＤＥＭ２１０はエレメントの均等な使用を保証して、不整合に起因して生じるノイズの除去を図るものである。

通常の動作時には、量子化器２０３はクリッピングを行うことなく出力を行い、したがって、ステアリング回路２０４は量子化器２０３から一次ループ２０１へフィードバックの大部分を送る。したがって、６次のループフィルタ２０６への入力における入力加算器２０５は十分な負のフィードバックを受信して、安定した動作状態で一次ループ２０１を維持することになる。このケースでは、描かれている９レベル制限用量子化器２０３は、マイナス４（−４）からプラス４（＋４）の範囲のデジタル値を出力する。一次ループ２０１内への変調器入力が十分に小さいままであれば、マイナス４（−４）からプラス４（＋４）の範囲のフィードバック値は、一次ループ２０１の安定性を維持するために十分なフィードバックを提供することになる。

変調器ループ２０１への入力が増加し、過負荷が近づくにつれて、ステアリング回路２０４は一次ループ２０１の入力への十分な負のフィードバック信号のステアリングを行って、安定性の維持を図る。同時に、フィードバックの補償レベルが、低次の、無条件で安定している過負荷ループ２０２の加算器２０７の負入力へ送信される。例えば、制限用量子化器２０３が＋４の値でその出力をクリップしたけれども、入力は、安定性を維持するために＋５の値でフィードバックを要求している場合、ステアリング回路２０４は＋５の値を持つストリームのフィードバックを一次ループ２０１の入力に対して行って、過負荷ループ２０２の入力に対して−１の値でストリームの補償を行う。したがって、フィードバックステアリング回路２０４からの合計値は量子化器２０３からの値と等しい状態のままとなる。過負荷状態での信号の劣化を最小限にするために、ステアリング回路２０４の処理は、ステアリング回路２０４からの２つの出力が量子化器２０３の出力に加算することを保証する。また、低い信号状態で、最低限の信号量が低次の変調器ループ２０２の入力部へ返送されたり、まったく返送されなかったりする。

言い換えれば、一次ループ２０１の加算器２０５の中へ入る増加したフィードバック信号はＤＡＣ２００の増加した（過負荷）デジタル入力信号と加算して、６次の一次ループフィルタ２０６段を飽和にならないように維持する。フィードバック値を補償して過負荷ループ２０２の中へ入れるステップは、ループ２０２を通じてエネルギを上昇させることになる。

この結果、一次ループ２０１の過負荷が防止され、安定した状態がそのまま続くことになる。過負荷ループ２０２は大部分の過負荷エネルギを通過させるが、このループが低次ループであるため、安定した状態がそのまま続くことになる。過負荷状態が終ると、フィードバックエネルギの大部分は一次ループ２０２へ再送され、一次ループ２０２は高品質の出力信号の生成へ戻る。２（２）次ループ２０２は構成および実行が簡単である。というのは、２次ループ２０２は入力信号をまったく含まず、量子化されたフィードバック信号のみを含んでいるからである。したがって、レジスタのワード長は非常に短いものであってもよい。

図２のＤＡＣ２００に図示のように、過負荷補償のフィードバック信号のステアリングを実現する複数の方法が存在する。図３は、過負荷制御のフィードバック信号のステアリング回路を備えた例示の１つの特定のデルタ・シグマＤＡＣ３００を描く処理ブロック図である。デルタ・シグマＤＡＣ３００は、高次（６次）の一次ループフィルタ３０１と、低次の（無条件で安定している）（２次）過負荷ループフィルタ３０２とを備える。例示を目的として、一次ループフィルタ３０１は６（６）次のフィルタであり、低次のフィルタ３０２は２（２）次のフィルタである。ここで再び、２（２）次のトポロジが低次のフィルタ３０２用として選択される。というのは、２（２）次のループフィルタが過負荷状態で安定していることが立証できるからである。本例では、低次のフィルタ３０２は過負荷フィルタである。

６次の一次ループフィルタ３０１は通常の（低レベル）動作状態で入力信号の高品質のフィルタリング行う。一次ループフィルタ３０１の信号出力は、非制限用量子化器３０３によって量子化され、次いで、量子化器３０３は１つの入力信号を加算器３０４へ送出する。加算器３０４は、シンプルな２次ループフィルタの出力も整数であるため、量子化器３０３の後に配置される。というのは、入力信号は整数で常に駆動され、そのため切り捨てに参加することはないからである。非制限用量子化器３０３の出力も入力加算器３０５へ負のフィードバックを行って、やはり信号タイミング用遅延（Ｚ^−１）ブロック３０６を備えた一次デルタ・シグマ変調器ループを閉じる。

加算器３０４への第２の入力が過負荷フィルタ３０２により送出される。本例では過負荷フィルタ３０２への入力は論理０（０）などの固定値である。遅延（Ｚ^−１）エレメント３０８により遅延される過負荷フィルタ３０２の出力側から加算器３０７への負のフィードバックについて以下さらに説明する。

加算器３０４により生成される、一次フィルタおよび過負荷フィルタ３０１と３０２からのそれぞれの出力の合計は、クリッピング（切り捨て）処理を行うリミタ３０９を介して渡される。この結果生じるリミタ３０９からの出力信号によって、ＤＡＣ３００の出力側でＤＥＭ回路３１０とＤＡＣ３１１とが駆動される。

入力加算器３０７へのフィードバック信号は加算器３１２により生成される。加算器３１２に対する反転（負の（−））_入力ＦＢ１は、非制限用量子化器３０３の出力により駆動される。加算器３１２の非反転（正の（＋））入力はリミタ３０９の出力により駆動される。

非制限用量子化器３０３からの出力が、リミタ３０９からの（正から負への）最大出力未満のままである限り、加算器３１２からの過負荷フィードバックＦＢ２は０（０）のままとなる。したがって、大部分のエネルギは、高品質の６次のループフィルタ３０１を介して渡される。一方、量子化器３０３からの出力がリミタ３０９からの正または負の最大出力値を超えるにつれて、加算器３１２からの過負荷フィードバックＦＢ２はそれに応じて上昇する。非制限用量子化器３０３から６（６）次のループフィルタ３０１の入力への最大フィードバックＦＢ１は、ループフィルタ３０１段が飽和しないことを保証することにより、６次のループフィルタ３０１を安定した状態に維持する。２（２）次のフィルタ３０２の入力への過負荷フィードバックＦＢ２は、過負荷状態で安定した状態のままであるループフィルタ３０２の中をさらに多くのエネルギが通過することを保証する。加算器３０５と３０７内へのフィードバックの合計はリミタ３０９からの出力に等しい。

過負荷が、主要ループフィルタの動作に厳しい影響を与える場合にのみ、過負荷フィルタパスが使用されるが、量子化器にクリップするのに短い、瞬間的な過負荷が許容されるシステムなどのような本発明の代替の実施形態では別のステアリングメカニズムを利用することも可能である。さらに、フィードバック信号のステアリングは入力信号のレベルに基づいて行ってもよい。

以上、例示のＤＡＣ２００と３００における例示のデジタルデルタ・シグマ変調器を参照して、本発明の原理について説明した。しかし、上記原理に基づくフィードバックによる過負荷制御のステアリングは、アナログデルタ・シグマ変調器並びにアナログ／デジタル変換器などの関連するアプリケーションに対しても適用可能である。

ある特定の実施形態と関連して本発明について説明したが、これは本発明を限定するという意味合いでこれらの説明が解釈されるように意図したものではない。開示された実施形態の種々の変更並びに本発明の代替実施形態は本発明の説明を参照して当業者に明らかになる。当業者は、本発明の同じ目的を実行する別の構造の変更や設計のための基礎として、開示された本発明の概念と具体的実施形態とを容易に利用できると理解すべきである。当業者におかれては、このような均等な構成が添付の請求項に記載の本発明の精神と範囲とから逸脱しないものであることを理解されたい。

したがって、本発明の真の範囲に属するこのような変更あるいは実施形態のいずれも請求項によってカバーされるものである旨が想定されている。

本発明および本発明の利点をさらに完全に理解するために、添付図面と関連して行う以下の説明を参照する。

図１は、本発明の原理に基づく、デジタル／アナログ変換器（ＤＡＣ）の代表的オーディオシステム用アプリケーションを示す図である。 図２は、本発明の原理を一般的に具現化し、図１のシステムに示されているＤＡＣとして上記のようなアプリケーションで使用するのに適しているデルタ・シグマデジタル／アナログ変換器（ＤＡＣ）の例を示す高レベルのブロック図である。 図３は、過負荷制御のフィードバックによりステアリングを行う図２の一般例が示す原理を具現化する特定のデルタ・シグマＤＡＣの１例を描く処理ブロック図である。

Claims (20)

1. ノイズシェーパであって、
   通常の動作状態で入力信号のノイズシェーピングを行う第１のフィルタ（２０１）と、
   過負荷状態で安定している第２のフィルタ（２０２）と、
   前記第１（２０１）および第２の（２０２）フィルタの出力部により共用される入力部を有する量子化器（２０３）と、
   前記量子化器（２０３）の出力から前記第１のフィルタ（２０１）および第２の（２０２）フィルタの入力に対するフィードバック信号のステアリングを行って、前記過負荷状態で前記第１のフィルタの安定性を維持するように為すステアリング回路（２０４）と、を備えたノイズシェーパ。
2. 前記ステアリング回路が、前記第１のフィルタの入力に対する第１の量のフィードバックと、前記第２のフィルタへの第２の量に対するフィードバックとのステアリングを前記過負荷状態で行い、前記第１の量のフィードバックが前記第１のフィルタの安定性を維持し、前記第１および第２の量のフィードバックの合計が前記量子化器の出力にほぼ等しい請求項１に記載のノイズシェーパ。
3. 前記第１のフィルタが少なくとも３次のフィルタを有し、前記第２のフィルタが２次以下のフィルタを有する請求項１に記載のノイズシェーパ。
4. 前記量子化器が量子化対象出力信号を最大レベルに制限する制限用量子化器を備え、前記第１のフィルタの入力に対する前記フィードバックと、前記第２のフィルタの前記入力に対する前記フィードバックとの合計値が、前記過負荷状態での前記最大レベルにほぼ等しい請求項１に記載のノイズシェーパ。
5. 前記量子化器が非制限用量子化器を備え、前記ステアリング回路が、
   前記非制限用量子化器の出力を最大値に制限するリミタと、
   前記非制限用量子化器の出力を前記第１のフィルタの入力へフィードバックする第１のフィードバックループと、
   前記リミタの出力と前記非制限用量子化器の出力との差を前記第２のフィルタの入力へフィードバックする第２のフィードバックループと、を備えた請求項１に記載のノイズシェーパ。
6. 前記第１のフィルタと第２のフィルタとがデジタルフィルタを備え、前記入力信号がデジタルデータを含む請求項１に記載のノイズシェーパ。
7. 第１のフィルタと第２のフィルタ、および、共用の量子化器を有するデルタ・シグマ変調器においてノイズシェーピングを行う方法であって、
   通常の動作状態で前記量子化器から前記第１のフィルタへ第１のフィードバックストリームのステアリングを行うステップと、
   前記通常の動作状態で前記第１のフィルタを用いて入力信号のフィルタリングを行うステップと、
   前記量子化器から前記第１のフィルタへ第２のフィードバックストリームのステアリングを行い、過負荷状態で前記量子化器から前記第２のフィルタへ第３のフィードバックストリームのステアリングを行って、前記第１のフィルタの安定性を維持するように為すステップと、を有する方法において、前記第２と第３のフィードバックストリームが前記量子化器からのフィードバックストリームの合計値になるまで実質的に加算する方法。
8. 前記第１のフィルタと第２のフィルタに対して前記第２と第３のフィードバックストリームのステアリングを行うステップが、
   前記第２のフィードバックストリームを非制限用量子化器の出力ストリームから生成するステップと、
   制限されたストリームを前記非制限用量子化器の出力から生成するステップと、
   前記第２のフィードバックストリームと前記制限されたストリームとの間の差から前記第３のフィードバックストリームを生成するステップと、を有する請求項７に記載のノイズシェーピング方法。
9. 前記第２と第３のフィードバックストリームのステアリングを行うステップが、
   前記第１のフィルタの安定性を維持するのに十分なエネルギで、第１の極性の前記第２のフィードバックストリームを生成するステップと、
   前記量子化器からのフィードバックストリームの合計値にほぼ等しくなるように前記第２のフィードバックストリームと加算する、第２の極性を持つ前記第３のフィードバックストリームを生成するステップと、を有する請求項７に記載のノイズシェーピング方法。
10. 前記入力信号がデジタルデータストリームを含む請求項７に記載のノイズシェーピング方法。
11. 請求項７に記載のノイズシェーピング方法であって、
    通常の状態で前記第１のフィルタを用いて前記入力信号のフィルタリングを行うステップが、より高次のフィルタを用いて前記入力信号のフィルタリングを行うステップを有し、
    前記第２のフィルタに対して前記第３のフィードバックストリームのステアリングを行うステップが、前記過負荷状態で立証済みの安定性を持つ低次のフィルタに対して前記第３のストリームのステアリングを行うステップを有する方法。
12. 請求項７に記載のノイズシェーピング方法であって、
    前記過負荷状態で前記量子化器の入力部において前記第１のフィルタと第２のフィルタの出力ストリームを加算するステップをさらに有する方法。
13. 前記高次のフィルタが少なくとも３次のフィルタを備え、前記低次のフィルタが２次以下のフィルタを備える請求項１１に記載のノイズシェーピング方法。
14. デルタ・シグマデータコンバータであって、
    デルタ・シグマ変調器であって、
    入力加算器と、通常の動作状態で入力信号のフィルタリングを行うために選択された次数のフィルタとを備えた第１のループと、
    入力加算器と、安定した状態のまま過負荷中にエネルギを通過させるように選択された次数のフィルタとを備えた第２のループとを備えたデルタ・シグマ変調器と、
    前記第１と第２のループの出力と結合された共用の量子化器と、
    前記第１と第２のループの前記加算器に対してフィードバック信号のステアリングを行うように動作可能なステアリング回路と、を有するデルタ・シグマデータコンバータにおいて、前記ステアリング回路が前記フィードバックのステアリングを行い、それによって通常の動作状態で、前記変調器を介して前記第１のループが前記エネルギの大部分を通過させ、前記第２のループが、過負荷中、前記変調器を介して前記エネルギの少なくともの若干を通過させるように為すデルタ・シグマデータコンバータ。
15. 前記デルタ・シグマ変調器の出力と結合されたデジタル／アナログ変換器をさらに備えた請求項１４に記載のデルタ・シグマ変調器。
16. 前記デジタル／アナログ変換器が出力デジタル／アナログ変換器を備え、前記デルタ・シグマ変換器がデルタ・シグマデジタル／アナログ変換器を備える請求項１５に記載のデルタ・シグマ変調器。
17. 前記第１と第２のループがデジタルループを含む請求項１４に記載のデルタ・シグマ変調器。
18. 前記第１と第２のループがアナログループを含む請求項１４に記載のデルタ・シグマ変調器。
19. 前記第１のループが少なくとも３次のフィルタを備え、さらに、前記第２のループが２次以下のフィルタを備える請求項１４に記載のデルタ・シグマ変調器。
20. 前記量子化器が非制限用量子化器とリミタとを備える請求項に記載のデルタ・シグマ変調器。

Images