JP2005536040A

JP2005536040A - 半導体基板上に複数のゲート積層物を有する半導体基板の製造方法ならびに半導体構造

Info

Publication number: JP2005536040A
Application number: JP2004516562A
Authority: JP
Inventors: アモン、ユルゲン; ファウル、ユルゲン; ルーダー、トーマス; シュルスター、トーマス
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-06-26
Filing date: 2003-05-27
Publication date: 2005-11-24
Also published as: US20050130370A1; DE10228571A1; WO2004004011A1; EP1516365A1; US7679120B2; TWI273677B; TW200400598A; US7118955B2; KR100642041B1; KR20050007614A; US20070205437A1

Abstract

本発明は、半導体基板（１）上に複数のゲート積層物（ＧＳ１〜ＧＳ８）を有する半導体構造を製造する方法に関し、該ゲート積層物（ＧＳ１〜ＧＳ８）のそれぞれは蓄積キャパシタ（ＴＫ１〜ＴＫ４）を備える個々のメモリーセルの選択トランジスタに対する制御電極として用いられる。本発明の方法は、ゲート誘電体（５）を備える半導体基板（１）上に、ゲート積層物（ＧＳ１〜ＧＳ８）を互いに隣接して配置する工程；ゲート積層物（ＧＳ１〜ＧＳ８）の露出した側壁上に側壁オキサイド（４０）を形成する工程；制御電極として用いられるゲート積層物（ＧＳ１〜ＧＳ８）の側壁から側壁オキサイド（４０）を少なくとも部分的に除去し、その側壁を関連する蓄積キャパシタ（ＴＫ１〜ＴＫ４）に対向して配置する工程を有する。本発明はまた、半導体構造に関する。

Description

本発明は、半導体基板上に複数のゲート積層物を有する半導体構造の製造方法ならびに半導体構造に関する。

あらゆる所望の集積回路に原則として適用可能であるが、本発明および本発明が関係する問題分野は、シリコン技術での集積ＤＲＡＭメモリー回路に関して説明される。
集積ＤＲＡＭメモリー回路のメモリーセルは、ビット線コンタクト、選択トランジスタおよび蓄積キャパシタを有する。そのキャパシタは、溝形キャパシタまたはゲート線上の積層キャパシタとして具体化することができる。

ビット線コンタクトは、帯状に配列されたゲート線間に自己整合的にエッチングされ、その後に導電性材料、金属または高度にドープされたポリシリコンで充填されている。具体的な設計では、ビット線コンタクトを２つの隣接するメモリーセルに用いることで、同様に省スペース効果がある。

メモリーセルの寸法が小さくなるに連れて、ゲート線間の距離が短くなることから、ビット線コンタクトの側面開口も小さくなっていく。従って、ビット線コンタクトプラグの抵抗を小さく維持するには、かなりの努力を行う必要があり、それは例えば、ポリシリコン充填から好適な金属充填（例：タングステン）に変更することにより行われる。

ビット線コンタクトに好適なエッチング、すなわちゲート線を覆う窒化ケイ素に関して選択的にドープされたＳｉＯ₂のエッチング、ゲート線やそれの絶縁にダメージを与えることなくビット線コンタクトホールの開口を確保するエッチングを見出すことも重要な問題である。それは特に、ゲート線を形成または絶縁する層で生じる工程および厚さの変動があることから必須の要件である。

特に重要なものは、ゲート線積層物の幅、側壁スペーサーの厚さ、ならびにゲート線でのドープＳｉＯ₂の不純物を回避するための拡散障壁として機能する窒化ケイ素から形成されたライナーの厚さである。

例えば１１０ｎｍ技術の場合、それらの工程および厚さの変動を考慮すると、個々のビット線コンタクトの幅には、４５ｎｍ〜７５ｎｍの変動範囲が依然として残存している。
例えばビット線コンタクト用のドープＳｉＯ₂の前記の自己整合コンタクトホールエッチングを最適化しようと、これまでにかなりの努力が行われてきた。主要な問題は、収縮係数によって側面の寸法は小さくなるが、ゲート積層物の高さはほとんど減らないという点にある。それによって、重要なコンタクトホールエッチングにおけるいわゆるアスペクト比（高さ／幅）がますます悪くなる。

現在ではエッチング工程は、２段階エッチングによって行われる。第１段階におけるエッチングは、可能な限り垂直に、窒化ケイ素キャップまで異方的に行い、第２段階におけるエッチングは、窒化ケイ素キャップに関して可能な限り選択的に行い、その場合にコンタクトホールの上側領域の側面は、可能な限り広がらないようにしなければならない。

ゲート線積層物の個々の構成要素部分についての材料の厚さを低下させるのにも、かなりの努力が必要である。例えば、側壁のオキサイドの厚さをごくわずかに低下させると、選択トランジスタの漏れ電流挙動が悪化して、結果的に蓄積キャパシタにおけるメモリーシグナルの必要な保持時間が保証できなくなることが知られている。

本発明が関係する問題分野は、ビット線コンタクトにおけるスペースの問題を改善する点にある。

本発明によれば、この問題は、請求項１に記載の製造方法ならびに請求項１２に係る半導体構造によって解決される。
本発明に係る製造方法ならびに半導体構造が特に有利な点は、改善されたスペース条件により、コンタクトホールエッチング時の短絡の不具合エリアの減少を実現可能にし、その結果、その工程における歩留まり、例えばＤＲＡＭ作製工程での歩留まりを大幅に上昇可能にすることを意味する点である。さらに本発明は、不具合エリアのさらなる縮小の可能性を与えるものである。

本発明の基礎となる考え方は、ビット線コンタクトの側面上の、すなわち個々のメモリーセルの蓄積キャパシタから離れた選択トランジスタの側面上の側壁オキサイドの片側面が低減することによって、ビット線コンタクトのための横幅が増加することにある。すなわち、選択トランジスタ上の側壁オキサイドは非対称の形状となっている。すなわち、蓄積キャパシタ側では相対的に厚く、ビット線コンタクト側では相対的に薄くなっている。

それに関して、選択トランジスタのビット線側の側壁オキサイドは、ごく薄くしたり、完全に除去したりすることが可能であり、その結果、ビット線コンタクトのための側面の開口を、側壁オキサイドの幅の最大で２倍まで広げることができる。

１１０ｎｍ技術において、例えば、側壁オキサイドの厚さは、合計で２×１２ｎｍ＝２４ｎｍとなる。すなわち、ビット線コンタクトの横幅を４５ｎｍ〜７５ｎｍと考えると、最大横側スペースの増幅率は、ビット線コンタクトの現在の横幅の５３％〜３２％に相当する。それは、自己整合コンタクトホールエッチングにおいて相当の改善があることを意味する。

この場合、蓄積キャパシタ側の選択トランジスタ上の側壁オキサイドは、好適なマスキングの効力によって変化しないままであり、それはメモリーセルの漏れ電流挙動の悪化を回避可能とする効果がある。

本発明の個々の主題の有利な展開および改善については、従属項に記載されている。
ある好ましい展開によれば、ゲート積層物は半導体基板上に平行な帯状に設けられる。
別の好ましい展開によれば、ゲート積層物は半導体基板上にほぼ同じ形状及び間隔で設けられる。

別の好ましい展開によれば、選択トランジスタのアクティブ領域は、ゲート積層物間の中間部に自己整合的に設けられる。
別の好ましい展開によれば、制御電極として機能するゲート積層物の側壁上における側壁オキサイドの除去は、マスクを用いて行われる。

別の好ましい展開によれば、側壁オキサイドは、２つの選択トランジスタ用の接続部として同時に機能する個々のアクティブ領域の上側で、隣接するゲート積層物の対向する側壁上で除去される。

別の好ましい展開によれば、個々のビット線コンタクトは、少なくとも部分的に除去された側壁オキサイドを有する隣接するゲート積層物の側壁間に形成されている。
別の好ましい展開によれば、ゲート積層物は、ポリシリコンから形成された下側の第１の層と、金属ケイ化物、特にケイ化タングステンから形成されたオーバーレイの第２の層とを有する。

別の好ましい展開によれば、ゲート積層物は、ゲート誘電体上に前記第１の層、前記オーバーレイの第２の層およびオーバーレイの第３の層を塗布およびパターニングすることにより形成される。

別の好ましい展開によれば、前記第３の層は窒化ケイ素層である。
別の好ましい展開によれば、前記窒化ケイ素側壁スペーサーは、ゲート積層物上の側壁上に形成される。

本発明の実施形態の例について、図面で示し、下記の説明でより詳細に説明する。
図１〜５は、本発明の一実施形態として、半導体基板上に複数のゲート積層物を有する半導体構造の製造方法の一連の方法段階を図示したものである。

図１〜５において、同じ参照符号は、同一または機能的に同一な構成要素部分を指す。
図１において、参照符号１は、シリコン半導体基板を指し、そこにおいて、相当するメモリーセルに対して溝形キャパシタＴＫ１、ＴＫ２、ＴＫ３、ＴＫ４が設けられている。参照符号６０〜６５は、半導体基板１に導入されたドーピング領域を指し、それらは本セクションで示される選択トランジスタのドレイン領域およびソース領域であり、それらはゲート積層物ＧＳ２、ＧＳ３、ＧＳ６、ＧＳ７によって駆動される。領域６０、６２、６３、６５は、関連する蓄積キャパシタＴＫ１〜ＴＫ４のための接続領域として同時に機能する。領域６１および６４はそれぞれ、２つの隣接する選択トランジスタと同時に関連する。

ゲート積層物ＧＳ１、ＧＳ４、ＧＳ５、ＧＳ８は、メモリーセル行列の他の行における選択トランジスタと関連している。図において参照符号５で指定された薄いゲートオキサイドは、半導体基板１上のゲート積層物ＧＳ１〜ＧＳ８の下に位置する。ゲート積層物ＧＳ１〜ＧＳ８は、半導体基板１上で帯状に設けられ、全てが同じ構造を有し、さらには互いにほぼ同じ大きさおよび同じ間隔を有する。

図１に示される工程段階において、ガス積層物ＧＳ１〜ＧＳ８は、ポリシリコンから形成された下層１０と、ケイ化タングステンから形成されたオーバーレイの層２０とを有する。窒化ケイ素から形成されたキャップ３０がその上に設けられている。帯状のゲート積層物ＧＳ１〜ＧＳ８の個々の左側壁および右側壁は、この段階では被覆されていない。

ゲート積層物ＧＳ１〜ＧＳ７間のアクティブ領域６０〜６５は、ゲート積層物ＧＳ１〜ＧＳ８間の自己整合的埋め込みによって簡便に導入することができる。
図２に示される工程段階において、ゲート積層物ＧＳ１〜ＧＳ８の２つの側壁は酸化されて、一般的に４〜１５ｎｍの厚さを有する通常の側壁オキサイド４０を形成する。この側壁オキサイド４０は、ビット線とゲート線との間の短絡を防止するための電気的絶縁を提供する。

図３に示される次の工程段階において、前記構造にはマスクＭが設けられ、そのマスクは溝形キャパシタから離れたゲート積層物の側壁の覆いがなくなるようにパターニングされ、その溝形キャパシタは本セクションにおいて該当する蓄積キャパシタに対する選択トランジスタと関連している。この場合、それらはゲート積層物ＧＳ２、ＧＳ３、ＧＳ７およびＧＳ６である。後に、相当するビット線コンタクトが、それぞれゲート積層物ＧＳ２とＧＳ３との間、ＧＳ７とＧＳ６との間に形成される。本セクションにおいて、ゲート積層物ＧＳ４とＧＳ５との間、ゲート積層物ＧＳ１に隣接する左側、およびゲート積層物ＧＳ８に隣接する右側には、後に形成されるビット線コンタクト用の接続がないことから、マスクＭによるマスキングはこの場合は必要ないが、原則的にそれは障害とならないと考えられる。

図４に示される次の工程段階において、側壁オキサイド４０は、ゲート積層物ＧＳ１、ＧＳ２、ＧＳ３、ＧＳ４、ＧＳ５、ＧＳ６、ＧＳ７、ＧＳ８のマスクされていない未被覆の側壁上で薄くなり、それにより該当する側壁上で約５０％薄くなった側壁オキサイド４０′が残される。

この側壁の薄膜化は、ＨＦ、希釈ＨＦ（ＤＨＦ）、緩衝ＨＦ（ＢＨＦ）または緩衝オキサイドエッチング液（ＢＯＥ）などの好適なオキサイドエッチング液による化学的ウェットエッチングを用いて、あるいは反応性イオンエッチング法などのようなドライエッチング法によって行うことができる。

前記薄膜化工程の途中で、該当するゲート積層物間の底にあるゲートオキサイドも低減または除去されるが、それには妨害効果はない。
留意すべき点として、後にビット線コンタクトを形成しなければならないゲート積層物ＧＳ２とＧＳ３との間、ゲート積層物ＧＳ６とＧＳ７との間のこれらの領域において、両側で側壁オキサイドが薄くなった結果として、後により多くの横側方向のスペースが利用可能となる。

最後に図５について説明すると、後にゲート積層物ＧＳ２とＧＳ３との間、ＧＳ６とＧＳ７との間のビット線コンタクトを形成する際に、側壁オキサイド４０および薄膜化側壁オキサイド４０′を保護するために、公知の方法で窒化ケイ素から形成された個々の側壁スペーサー５０が設けられ、その薄膜化の結果、薄膜化されていない他の中間領域と比較して大きい横幅ｄ′が存在する。

メモリーセルを完成させるためのその後の段階については先行技術で公知であることから、ここではこれ以上説明しない。特に、標準的な方法では、最初に窒化ケイ素から形成されたライナーを拡散障壁として設け、次にＳｉＯ₂から形成されたドープ層を積層および平坦化し、最後にビット線コンタクトホールが上記の２段階エッチング工程でゲート積層物ＧＳ２とＧＳ３との間、ＧＳ６とＧＳ７との間で自己整合的にエッチングされるとともに、ビット線コンタクトがタングステンなどのような好適な金属で充填される。

蓄積キャパシタから離れた側では側壁オキサイドはわずかに薄くなるだけであることから、メモリーセルの漏れ電流挙動は変化しないままである。
以上、好ましい例示的な実施形態に基づいて本発明を説明したが、本発明はそれに限定されるものではなく、多様な形態で変更を加えることが可能である。

特に、ゲート積層物用の層材料の選択およびその配置は単に例示したのみであり、多くの異なる形態で変更することが可能である。

本発明の一実施形態として、半導体基板上に複数のゲート積層物を有する半導体構造の製造方法の方法段階を図示したものである。本発明の一実施施形態として、半導体基板上に複数のゲート積層物を有する半導体構造の製造方法の方法段階を図示したものである。本発明の一実施施形態として、半導体基板上に複数のゲート積層物を有する半導体構造の製造方法の方法段階を図示したものである。本発明の一実施施形態として、半導体基板上に複数のゲート積層物を有する半導体構造の製造方法の方法段階を図示したものである。本発明の一実施施形態として、半導体基板上に複数のゲート積層物を有する半導体構造の製造方法の方法段階を図示したものである。

符号の説明

１…基板、ＧＳ１〜ＧＳ８…ゲート積層物、１０…ポリシリコン、２０…ケイ化物、３０…窒化ケイ素、４０，４０’…側壁オキサイド、５…ゲート誘電体、Ｍ…マスク、６０〜６５…アクティブ領域、５０…側壁スペーサー。

Claims

半導体基板（１）上に複数のゲート積層物（ＧＳ１〜ＧＳ８）を有する半導体構造を製造する方法であって、前記ゲート積層物は蓄積キャパシタ（ＴＫ１〜ＴＫ４）を有するメモリーセルの個々の選択トランジスタ用の制御電極として機能し、該製造方法は、
ゲート誘電体（５）を備える前記半導体基板（１）上に、前記ゲート積層物（ＧＳ１〜ＧＳ８）を互いに隣接するように設ける工程と、
前記ゲート積層物（ＧＳ１〜ＧＳ８）の未被覆の側壁上に側壁オキサイド（４０）を形成する工程と、
前記関連する蓄積キャパシタ（ＴＫ１〜ＴＫ４）から離れ、制御電極として機能する前記ゲート積層物（ＧＳ１〜ＧＳ８）の側壁上で、前記側壁オキサイド（４０）を少なくとも部分的に除去する工程と
を有することを特徴とする方法。
前記ゲート積層物（ＧＳ１〜ＧＳ８）は前記半導体基板（１）上に平行な帯状に設けられる請求項１に記載の方法。
前記ゲート積層物（ＧＳ１〜ＧＳ８）は前記半導体基板（１）上にほぼ同じ形状および間隔で設けられる請求項２に記載の方法。
前記選択トランジスタのアクティブ領域（６０〜６５）は前記ゲート積層物（ＧＳ１〜ＧＳ８）間の中間部に自己整合的に設けられる請求項３に記載の方法。
制御電極として機能する前記ゲート積層物（ＧＳ１〜ＧＳ８）の側壁上における前記側壁オキサイド（４０）の除去はマスク（Ｍ）を用いて行われる請求項１〜４のいずれか一項に記載の方法。
前記側壁オキサイド（４０）は、２つの選択トランジスタ用の接続部として同時に機能する個々のアクティブ領域（６１、６４）の上側で、隣接するゲート積層物（ＧＳ２、ＧＳ３；ＧＳ６、ＧＳ７）の対向する側壁上で除去される請求項１〜５のいずれか一項に記載の方法。
個々のビット線コンタクトが、少なくとも部分的に除去された側壁オキサイド（４０）を有する隣接するゲート積層物（ＧＳ２、ＧＳ３；ＧＳ６、ＧＳ７）の側壁間に形成される請求項１〜６のいずれか一項に記載の方法。
前記ゲート積層物（ＧＳ１〜ＧＳ８）は、ポリシリコンから形成された下側の第１の層（１０）と、金属ケイ化物、特にケイ化タングステンから形成されたオーバーレイの第２の層（２０）とを有する請求項１〜７のいずれか一項に記載の方法。
前記ゲート積層物（ＧＳ１〜ＧＳ８）は、前記ゲート誘電体（５）上に前記第１の層、前記オーバーレイの第２の層およびオーバーレイの第３の層（１０、２０、３０）を塗布およびパターニングすることにより形成される請求項８に記載の方法。
前記第３の層（３０）は窒化ケイ素層である請求項９に記載の方法。
前記窒化ケイ素側壁スペーサー（４０）は、前記ゲート積層物（ＧＳ１〜ＧＳ８）上の前記側壁上に形成される請求項１〜１０のいずれか一項に記載の方法。
ゲート誘電体（５）が設けられた半導体基板（１）上に複数のゲート積層物（ＧＳ１〜ＧＳ７）を有する半導体構造であって、前記ゲート積層物は蓄積キャパシタ（ＴＫ１〜ＴＫ４）を有するメモリーセルの個々の選択トランジスタ用の制御電極として機能し、前記側壁オキサイド（４０）は前記関連する蓄積キャパシタ（ＴＫ１〜ＴＫ４）から離れた制御電極として機能する前記ゲート蓄積物（ＧＳ１〜ＧＳ８）の側壁上で薄膜化または除去されている半導体構造。