JP2005340820A - 低炭素ドープシリコン酸化膜及びそれを使ったダマシン構造 - Google Patents

低炭素ドープシリコン酸化膜及びそれを使ったダマシン構造 Download PDF

Info

Publication number
JP2005340820A
JP2005340820A JP2005149000A JP2005149000A JP2005340820A JP 2005340820 A JP2005340820 A JP 2005340820A JP 2005149000 A JP2005149000 A JP 2005149000A JP 2005149000 A JP2005149000 A JP 2005149000A JP 2005340820 A JP2005340820 A JP 2005340820A
Authority
JP
Japan
Prior art keywords
layer
hard
insulating layer
forming
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005149000A
Other languages
English (en)
Inventor
Chou San Nelson Loke
チョウ・サン・ネルソン・ローク
Kanako Yoshioka
可奈子 吉岡
Kiyoshi Sato
清志 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASM Japan KK
Original Assignee
ASM Japan KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASM Japan KK filed Critical ASM Japan KK
Publication of JP2005340820A publication Critical patent/JP2005340820A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】応力マイグレーションを回避し、機械的強度が高い膜を形成し、及びエッチング処理を改善する、銅ダマシンデバイスを作成するための低炭素膜形成方法を与える。
【解決手段】３つのハード層を使って半導体デバイス用の相互接続を形成する方法であって、金属相互接続用に形成された絶縁層上にエッチストップ層として機能する第１ハード層を形成する工程と、第１ハード層上に第２ハード層を形成する工程と、第２ハード層上に絶縁層を形成する工程と、絶縁層上に第３ハード層を形成する工程と、第３及び第２ハード層、絶縁層、並びに第１ハード層を通じて穴を形成する工程と、相互接続を確立するべく穴を金属で満たす工程とから成る。第２及び第３ハード層は、酸化還元ガスの流量の関数として第２ハード層中の炭素含有率を制御しながら、ソースガス及び酸化還元ガスから形成された炭素ドープ酸化シリコンから成る。
【選択図】図２

Description

本発明は炭素ドープシリコン酸化膜及びそれを使ったダマシン構造に関し、特に、酸化還元ガスにより形成された低炭素ドープシリコン酸化膜及び、低炭素ドープシリコン酸化膜により構成された二層のハード膜を使ったダマシン構造に関する。
集積回路はさまざまなコンポーネント（例えば、単一チップ上のSRAM（スタティック・ランダム・アクセス・メモリ）トランジスタ、MIM（メタル・インシュレータ・メタル）、RFIC（高周波集積回路）及び単一チップ上の論理回路）を含む複雑なデバイスに発展してきた。チップ設計の発展は回路速度及び信頼性に対して継続的な改良を要求する。これはより高速なトランジスタ速度を達成するためにデバイスをより高密度でパッキングする必要性を与える。にも拘わらず、デバイスの縮小化はチップ製造者にとって常に好ましい訳ではない。準原子レベルまで密度を増せば、RC（抵抗容量）遅延が生じ、トランジスタ性能が低下する。したがって、従来のシリコン酸化膜の代わりに低誘電率の金属間絶縁体（IMD）膜を使用する必要がある。
その用途に適していると考えられる材料は炭素ドープシリコン酸化膜である。金属配線を分けるのにこの材料を使用することで、伝播遅延、クロストーク及び電力消費が減少したデバイスがもたらされる。この膜は二酸化珪素膜の代わりとして完璧のようであるが、二酸化珪素膜と比較できない他の膜特性が存在する。例えば、二酸化珪素膜を替えると、他の集積モジュールに悪影響を及ぼすかもしれない。ある不可避的な永年の問題は、炭素ドープシリコン酸化膜のエッチングである。膜から遊離した余分な炭素副生成物のためにエッチングプロファイルが逸脱する。また、膜から生じた過剰炭素はエッチングを妨害し、所望の深さに到達する前にエッチングを停止させ、ビアチェーン内のエッチングが不完全となる可能性が高くなる。不完全なエッチングは銅配線に開回路を生じさせる。この問題に加え、炭素含量はエッチング処理で調節不可能な過剰なマイクロ負荷（孤立したトレンチと密なトレンチとの間でのエッチング速度の差）を生じさせる。一般に、炭素含有率の高い膜は、ｋ値を減少させることを除けば所望されない。したがって、膜中の炭素レベルは許容可能なレベルまで制御する必要がある。
これらの問題に加え、より小さいサイズの配線において応力マイグレーションが主な問題となってきた。この問題は、従来の酸化膜の代わりに弱いIMD膜を使用する際に生じる。低ｋ膜が銅配線と共存できるように、この変数を改善するべく集積技術の新しい開発が要求される。よって、本発明は、銅配線の信頼性を強化するべくIMD膜の前にビアの底にそれぞれ配置される２つのハード層の使用に関連する。
超小型電子機器内で所望の性質を有するダマシン構造を形成するために、超小型電子機器製造分野でさまざまなダマシン方法が開示されてきた。
ダマシン方法としては、(1)Zhaoらによる米国特許第6,100,184号がある。これは、下に形成された銅含有導体層と接触するよう、比較的低誘電率材料から形成される絶縁層を通じて形成された対応するビアを有する対応する連続トレンチ内に銅含有の連続パターン導体配線及びパターン導体スタッド層を形成するためのデュアルダマシン方法であり、その下に形成された銅含有導体層の頂面のみを選択的に不動態化して形成された導体バリア／エッチストップ層を使用する。他に(2)Grillらによる米国特許第6,140,226号がある。これは、比較的低誘電率材料から形成される絶縁層を通じて形成された対応するビアを有する対応する連続トレンチ内に連続パターンの導体配線及びパターン導体スタッド層を形成するためのデュアルダマシン方法であり、ビアと連続形成する際にトレンチの側壁を横方向エッチングから保護するために側壁ライナ層を使用する。他に(3)Huangによる米国特許第6,177,364号がある。これは、比較的低誘電率のフルオロシリケートガラス（FSG）誘電材料から形成される絶縁層を通じて形成された対応するビアを有する対応する連続トレンチ内に連続パターンの導体配線及びパターン導体スタッド層を形成するためのデュアルダマシン方法であり、連続パターンの導体配線及びパターン導体スタッド層を形成する前に、対応するビアを有する対応する連続トレンチ内の絶縁層の側壁面を不動態化するために水素-窒素プラズマ処理を使用する。他に(4)Tangらによる米国特許第6,211,092号がある。これは、デュアルダマシン方法で使用されるデュアルダマシンアパーチャを絶縁層を通じて形成する際に使用される座ぐり型の絶縁体エッチング方法であり、絶縁層を通じてビアを最初に形成する際に複数のエッチング工程を使用する。
米国特許第6,100,184号明細書 米国特許第6,140,226号明細書 米国特許第6,177,364号明細書 米国特許第6,211,092号明細書
超小型電子製造分野で所望されるのは、比較的低誘電率材料で形成されたパターン化超小型電子絶縁層間に挿入される、超小型電子絶縁層へのダメージを減衰させるべく形成されたパターン化超小型電子導体層を与えるために、超小型電子製造分野で使用される付加的なダマシン処理及び材料である。
これは、現在商業的に入手可能なすべての低誘電率膜に対してあてはまる。これらの膜はMTSナノインデンターで測定された１０GPa以下の弾性率を有する。よって、これはデュアルダマシン構造を強化するための新しいアプローチを要求する。
そのような膜のアプリケーションをさらに説明するために、従来の集積化方法が以下に示される。トレンチを形成する前にビアが形成されるところの従来のデュアルダマシン技術を実行する際、第１絶縁層の上下にエッチストップ層が形成され、金属層を覆うように作用する。典型的に、エッチストップ層は、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは、炭化シリコンから形成され、エッチストップ層の上にその後蒸着される第２絶縁層に対して高いエッチング選択性を有するものとして選択される。その後、フォトレジストマスクが第２絶縁層上に形成され、第１及び第２絶縁層を通じるビアを形成するために異方性エッチングが実行され、それはエッチストップ層の底で止まる。続けて、ビアを充填するBarc（バリア反射防止コーティング）により、トレンチパターンが第２絶縁層上に形成される。フォトレジストによるトレンチの異方性エッチングはトレンチを形成するために実行され、エッチストップ層の中間で止まる。最後に、フォトレジストは従来の灰化処理により除去され、銅金属被覆が開始される。
米国特許第6,531,398号B1を参照すると、ダマシン構造内に形成されるべき金属配線間の容量結合を減少させるのに有機シリケート膜を使用する技術が記載されており、その膜のｋ値は３.０以下である。しかし、上記発明はIMDのようなオプションを有するキャップ層として低炭素膜を使用するが、そのｋ値は３.０より大きい。膜の目的はアプリケーションにより幾分異なる。そのような層の使用は下層膜をCMPから保護するためのものであり、エッチングレシピの調整が要求される場合、付加的にエッチングプロファイルを守る。また、上記発明は、好適にSiCであるハード層及びビアの底に形成するための低炭素ハード膜を必要とする。概して、上記発明のアプローチは、電気的というより物理的な集積処理の見地に基づくものである。
約０.２５ミクロンまたはそれ以下、例えば約０.１ミクロンまたはそれ以下の幅を有する金属配線のように、金属配線のサイズが小さくなることにより小型化が急速に進みに従い、エッチストップ層の誘電率を含めIDL（層間絶縁体）の誘電率が益々重要になる。したがって、高い寸法精度を有しかつ有効ｋ値が低い、金属配線等の金属体を形成することができる相互接続方法が必要である。
上記において、酸化膜がCDO（炭素ドープ酸化）膜に置換された場合、結果は異なるであろう。第１に、CDO膜の強度は従来の酸化膜の１／５しかない。これは、電気回路の寿命を減少させるさまざまな不所望な欠陥を生じさせる。例えば、銅の熱膨張率はIMD膜の熱膨張率に比べ異なる。IMD、Ta/TaN、及び銅シードの垂直インターフェース間の第２金属層の上角において、IMD層の強度は３層間の結合を維持するために重要な役割を果たす。IMD層が弱いと、銅シードは制限無く自由に広がる。したがって、ウエットクリーニング、CMP等のウエット処理中に、インターフェースに応力腐食クラックが発生する。また、膜の炭素含有率が妥当な量以内に制限されない場合、CMP炭素残留物が吸湿性を増加させ、それによりインターフェースでの腐食可能性が増加する。よって、IMD層が軟らかい場合、銅トレンチラインの一体性を維持するためにハードキャップが必要である。一方、ビアの下側部分に配置される２つのハード層は、銅バルクが上方に移動し、銅ビアと銅配線インターフェースとの間にボイドを形成させるような銅の膨張を抑制する。よって、スタック形成において、本発明は、IMD層の機械的強度を改善することができる。
炭素ドープ酸化膜の使用は金属間絶縁体として周知であり、従来の二酸化珪素膜と置換される。そのような膜を蒸着するために、気孔サイズを制御しながら所望の鎖状重合体を形成するのに液体の前駆体が必要とされる。炭素ドープ酸化膜中の炭素含有率をさらに制御するために、液体前駆体と同時に酸化還元ガスが導入される。酸化還元ガスは膜中の炭素を燃焼させるために過剰な酸素を与える。したがって、炭素含有率は減少する。そのような技術により、改良された膜は、上記したような硬度、低炭素量及び低ｋ値の厳しい集積化要求を満たすことができる。より低い誘電率膜がRC遅延を減少するのに所望される。最終的な接着及びCMP処理に対して硬い膜が要求される。結局、クリーニング及びエッチング処理に対して、より低い炭素含有率の膜が所望される。
上記の点を鑑み、デュアルダマシン構造に対し、３つのハード膜構造を適用する方法が本発明の実施例において導入される。膜はシリコンカーバイド膜及び酸化膜により構成される。膜形成方法及びスタック形成方法は実施例において詳細に説明される。
膜は、炭素の過剰ドープ、応力マイグレーション等に関連するさまざまなCVD後集積処理の問題を回避するためのハードマスクとして使用されてもよい。膜表面は、CMP処理を容易にするべく疎水性から親水性へ改変される。
本発明の目的は、これに限定されないが、(i)応力マイグレーションの回避、(ii)BEOL（バック・エンド・オブ・ライン）のバルク中の弱いIMDを補償するべく機械的強度が高い膜の形成、及び／またはエッチング処理を改良する銅ダマシンデバイスを作成するための低炭素含有率膜の形成を含む。
ある実施例において、本発明は３つのハード層を使用して半導体デバイス用の相互接続を形成する方法を与える。当該方法は、(i)エッチストップ層として機能する第１ハード層を金属相互接続用に形成された絶縁層上に形成する工程と、(ii)第１ハード層上に第２ハード層を形成する工程と、(iii)第２ハード層上に絶縁層を形成する工程と、(iv)ハードキャップ層として機能する第３ハード層を絶縁層上に形成する工程と、(v)第３及び第２ハード層、並びに第１ハード層を通じる穴を形成する工程と、(vi)相互接続を確立させるために穴を金属で満たす工程と、から成る。
上記実施例は、これに限定されないが、以下の実施例を含む。絶縁層は、下部絶縁層及び上部絶縁層から成り、下部絶縁層に形成されたビア及び上部絶縁層に形成されたトレンチにより穴が構成されている。穴は第２ハード層に形成されたビア及び絶縁層に形成されたトレンチにより構成される。穴は絶縁層に形成されたビア及び第３ハード層に形成されたトレンチにより構成される。
実施例において、工程(i)から(iv)は真空状態のまま同一の反応チャンバ内で実行される。
好適には、工程(vi)において、穴は金属である銅で満たされ、第１ハード層はシリコンカーバイドから成り、第２及び第３ハード層は炭素ドープ酸化シリコンから成る。上記において、第２及び第３ハード層は、炭素ドープ酸化シリコンの前駆体として使用されるソースガス、及びプラズマ中で前駆体を酸化状態及び還元状態にさらす酸化還元ガスにより蒸着される。酸化還元ガスは炭素及び酸素を含み、好適にはCO2を含む。ケトン蒸気またはSO3が酸化還元ガスとして使用されてもよい。酸化還元ガスの流量はソースガスの流量の少なくとも１０倍である。実施例において、ソースガスは化学式SiαOα−１R２α−β＋２（OCｎH2n+1）βを有し、ここでαは１〜３の整数、βは１〜３の整数、ｎは１〜３の整数及びRはSiに結合するC1-6炭化水素である。
以下を含むさまざまな条件が本発明に適応される。しかし、本発明はこれらの条件に限定されない。第２及び第３ハード層は、約１００℃から約４００℃の基板温度、及び約１００Paから約１０００Paの圧力で、約２７MHz及び約４００kHzの混合周波数により生成されたプラズマを使って形成される。また、酸化還元ガス及びソースガスは、酸化還元ガスとソースガスが反応しない温度に制御された同一のガス管を通じて反応チャンバ内に導入される。その温度は約５０℃から約２４０℃である。ある実施例において、第２及び第３ハード層は不活性ガスを使用せずに形成されてもよい。
他の態様において、本発明は３つのハード層を使って半導体デバイス用の相互接続を形成する方法を与える。当該方法は、(i)エッチストップ層として機能する第１ハード層を銅相互接続用に形成された絶縁層上に形成し、該第１ハード層はシリコンカーバードから成る工程と、(ii)第１ハード層上に炭素ドープ酸化シリコンから成る第２ハード層を形成する工程と、(iii)第２ハード層上に絶縁層を形成する工程と、(iv)ハードキャップ層として機能する第３ハード層を絶縁層上に形成する工程であって、該第３ハード層は炭素ドープ酸化シリコンから成り、工程(i)から(iv)が真空状態のまま同じ反応チャンバ内で実行される、ところの工程と、(v)第２及び第３ハード層、絶縁層並びに第１ハード層を通じる穴を形成する工程と、(vi)相互接続を達成するべく穴を銅で満たす工程と、から成る。上記において、ひとつまたはそれ以上の上述エレメントで使用されるあらゆるエレメントが上記実施例において交換可能に使用される。
また他の態様において、本発明は３つのハード層を使って半導体デバイスの相互接続を形成する方法を与える。当該方法は、(i)エッチストップ層として機能する第１ハード層を金属相互接続用に形成された絶縁層上に形成する工程と、(ii)第１ハード層上に第２ハード層を形成する工程であって、第２ハード層は酸化還元ガスの流量の関数として第２ハード層中の炭素含有率を制御しながらソースガス及び酸化還元ガスから形成された炭素ドープ酸化シリコンから成る、ところの工程と、 (iii)絶縁層を第２ハード層上に形成する工程と、(iv)絶縁層上に第３ハード層を形成する工程であって、第３ハード層は酸化還元ガスの流量の関数として第３ハード層中の炭素含有率を制御しながらソースガス及び酸化還元ガスから形成された炭素ドープ酸化シリコンから成る、ところの工程と、(v)第３及び第２ハード層、絶縁層、第１ハード層を通じる穴を形成する工程と、(vi)相互接続を確立するべく金属で穴を満たす工程と、から成る。上記において、ひとつまたはそれ以上の上述エレメント内で使用される任意のエレメントは上記実施例において交換可能に使用される。
さらに他の態様において、本発明は半導体デバイス用の相互接続構造を与える。当該構造は、(a)銅が充填された絶縁層と、(b)銅が充填された絶縁層上に形成された、エッチストップ層として機能する第１ハード層と、(c)第１ハード層上に形成された第２ハード層と、(d)第２ハード層上に形成された絶縁層と、(e)絶縁層上に形成された、ハードキャップ層として機能する第３ハード層と、(f)第３及び第２ハード層、絶縁層並びに第１ハード層を通じて形成される穴に満たされた銅の相互接続と、から成る。
上記実施例は、これに限定されないが、以下の実施例を含む。
絶縁層は下部絶縁層及び上部絶縁層から成り、下部絶縁層に形成されたビア及び上部絶縁層に形成されたトレンチにより穴が構成される。穴は第２ハード層に形成されたビア及び絶縁層に形成されたトレンチにより構成される。穴は絶縁層に形成されたビア及び第３ハード層に形成されたトレンチにより構成されてもよい。
また、第１ハード層と第２ハード層との間の付着力は約１０J/ｍ2である。第１、第２及び第３ハード層並びに絶縁層の厚さはそれぞれ、約５０nmから約２００nm、約１００nmから約２００００nm、約１００nmから約２００００nmである（これら３つの層の厚さの合計は、好適には約１００nmから約２００００nmである）。第３ハード層の厚さは絶縁層の厚さの約２％から約２０％である。第１ハード層は圧縮応力を有し、第２ハード層は引張応力を有する。第２及び第３ハード層はそれぞれ２０％以下の炭素含有率を有する。第２及び第３ハード層はそれぞれ約３.５またはそれ以下の誘電率を有する。第２及び第３ハード層はそれぞれ約１.２から約１.７の屈折率（R.I.）を有する。第２及び第３ハード層はそれぞれ１９３nmまたはそれ以下の波長で非屈折である。第２及び第３ハード層の硬度は約２.０GPaから約４.０GPaであり、弾性率は約１０GPaから約３０GPaである。第３ハード層は絶縁層の約１／５から約１／１０の研摩速度を有する。穴は層面に関して実質的に９０°で形成された周辺壁を有する。絶縁層は約４５MPaから約８０MPaの引張応力を有する。第２及び第３ハード層は、Si-Oに対するSi-CH3の面積比がFTIRスペクトルで約１.５から２.５である。第２及び第３ハード層は、Si-C/Si-Oの面積比がFTIRスペクトルで約７から約１５である。第２及び第３ハード層はC-H/Si-Oの面積比がFTIRスペクトルで約０.５から約１.５である。
発明及び従来技術に対して達成される利点を要約する目的で、発明のいくつかの目的及び利点が上記された。むろん、これらすべての目的または利点が本発明の特定の実施例にしたがって必ずしも達成されるものではない。したがって、発明はここに教示されまたは示唆されるような他の目的または利点を必ずしも達成することなくここに教示された一つまたは複数の利点を達成しまたは最適化する方法で実施されまたは実行されることは当業者の知るところである。
本発明の他の態様、特徴及び利点は以下の好適実施例の詳細な説明より明らかとなるであろう。
本発明は特定の実施例を参照して説明されるが、発明はこれに限定されるものではない。以下の実施例は図面を参照しながら説明される。しかし、本発明は図面に限定されない。
実施例において、本発明は、銅デュアルダマシン構造において、ビアの上部にキャップとして有機シリケート層を適用し、かつビアの底に２つのハード層を適用することに関連する。特定の実施例において、キャップ層107の厚さは約５０nmと約１００nmの間である。実施例において、エッチストップ層103の厚さは１０nmから２００nmの範囲である。ボトム層104の厚さはビア109の高さまで変化することができる。すなわち、層104は層105全体と置換可能である。したがって、実施例において、層104の厚さは約１０nmから約５００nmの範囲である。図面において、層207及び307は層107に対応し、層203及び303は層103に対応し、層304は層104に対応する。上記において、エッチストップ層103及び層104はハード層であり、すなわち、２つのハード層がビア109の底に形成される。
ある態様において、本発明はダマシン構造内に３つのハード層を与える。ひとつはトレンチまたはビアの上部のキャップ層であり、あと２つはビアの底のハード層であり、キャップ層及び上部ハード層は炭素ドープ酸化シリコンにより構成され、下部ハード層はシリコンカーバイド、酸化シリコン、窒化シリコン、または酸化窒化シリコン（好適には、シリコンカーバイド）等により構成される。炭素ドープ酸化シリコンは炭素含有率が減少しており、その結果そのエッチング速度は他の絶縁層のエッチング速度よりも小さい。実施例において、キャップ層、上部ハード層及び下部ハード層（エッチストップ層）は同様の方法で形成される。
実施例において、膜中の炭素含有率が減少した炭素ドープシリコン酸化膜は酸化還元ガス、好適にはCO2を使うことによって達成される。
他の変形例の詳細は、図２及び４に実施例として説明されている。
上記の他に、発明は、３.５以下の低誘電率を有しかつオリジナルのCDO膜より炭素含有率が５％少ない絶縁膜を蒸着する方法に関する。当該膜はCMP処理用の犠牲膜として特に有用である。３.５以下の誘電率を有する低誘電率膜は、TEOS酸化膜のような３.９の誘電率を有する従来の二酸化シリコンハードマスクに比べより大きな利点を有する。ここでオリジナル膜とは前駆体及び不活性ガスから単独で蒸着された低ｋ膜を言う。
SiCO膜がシリコン基板上に形成される際、Si(OCH3)2(CH3)2及びヘリウムの混合ガスが供給される。Si(OCH3)2(CH3)2に対するHeのガス流量比は設定値でのSi(OCH3)2(CH3)2の０％から２００％に調節される。それに加えて、酸化還元ガスが導入される。プラズマエネルギーを印加することにより、基板上に薄膜が形成される。テトラメチルシラン（Si(CH3)4）またはトリメチルシラン（SiH(CH3)3）がSiCO膜形成のために適用される。
好適実施例において、膜形成用の条件は以下の通りである。
Si(OCH3)2(CH3)2に対するヘリウムの比率 ： ０％から２００％
酸化還元ガス：Si(OCH3)2(CH3)2の流量の１０倍以上
RF電力：２７.１２MHzで１４００〜１８００W、または４００kHzとの組合せ
圧力：５６０Pa
電極ギャップ：２４mm
基板温度：３７０〜３８０℃
実施例における本発明の特徴は、デュアルダマシン構造の形成シーケンスにある。図２を参照して、例えば、層101は、BEOL（バック・エンド・オブ・ライン）形成用のタングステンプラグと嵌合するように構成されたFEOL（フロント・エンド・オブ・ライン）である。基板は膜102の形成のためにプラズマCVDリアクタ（図１）内部へ搬送される。膜102は低ｋ膜またはSiO2膜である。その後、基板はDUVレジストでコーティングされかつ露光されて、第１金属トレンチが形成される。その後、基板はトレンチ108のエッチングのために送られる。膜102の膜特性に依存して、C4F8、C4F6等のようなさまざまなガスがエッチング剤として使用され、酸素または窒素が原料として使用される。エッチング処理の後、レジスト除去及びクリーニング後に銅メタライゼーションが開始される。従来の銅技術において、タンタルまたは窒化タンタルが銅拡散用のライナとして使用されている。続いて、銅シードがIMP（イオン・メタル・プラズマ）またはPVD（フィジカル・スパッタリング・デポジション）処理を使って形成される。次に、ECD（エレクトロ-ケミカル・デポジション）及びCMP（ケミカル・メカニカル・ポリシング）が続く。CMPの後、金属トレンチ108が完成する。
トレンチ108の形成後、基板は膜103の形成のためにCVDリアクタへ送られる。膜103はシリコンカーバイドまたはその誘導体（例えば、SiCN、SiCO等）により構成される。次に、ハード層104の形成が続く。この膜の形成については以下で詳細に説明される。
続いて層105及び106が膜形成処理される。層105及び106が同じ材料により構成される場合において、ひとつのステップ処理が使用される。最後に、ハード層107が層106の上に形成される。
その後、基板はビア109のパターンを露光するためにフォトリソグラフィー装置内へ送られる。層104の硬度は層105の硬度よりも大きいため層104は層105と103との間のエッチング選択性を高めることができ、エッチング速度はビア109の底に近づくと遅くなる。よって、層103を貫通せずにエッチングを停止できる可能性が高くなる。
基板は、トレンチ110のパターニング前に無酸素プラズマ中でレジスト後除去に晒される。層106のステップ高さが所定レベルまで達するまでに、トレンチエッチングが時間制御されて開始される。ビア109の底の層103のみがソフトプラズマにより除去される前に、ウエハ基板はクリーニングされる。
基板はデュアルダマシン銅メタライゼーションの準備が整った。IMPまたはPVDリアクタにおいて、トレンチ108とビア109との間の結合を強化するのにスパッタクリーニングが使用される。TaまたはTaNが銅シード形成前にスパッタされる。CMPの前にECD処理が続く。層107はCMP処理の犠牲ハード膜として機能する。層107の炭素含有率は小さいので、CMP後に残留物が形成される可能性が減少する。
基板は銅配線形成処理においてさまざまな熱サイクルに晒される。この熱サイクルは熱膨張及び収縮を生じさせる。硬い膜104の機能は、ビア109内の銅の横方向への膨張を回避することである。これは、結合を維持しかつビア109とトレンチ108との間でのボイド形成を防止する。
他の集積化方法において、図３を参照して、層201は、例えばBEOL形成用のタングステンプラグと嵌合するように構成されたFEOLである。基板は膜202の形成のためにプラズマCVDリアクタ内に送られる。膜202は低ｋ膜またはSiO2膜である。その後、基板はDUVレジストでコーティングされ、第１金属トレンチを形成するべく露光される。基板はトレンチ208のエッチングのために送られる。膜202の膜特性に依存して、C4F8、C4F6等のようなさまざまなガスがエッチング剤として使用され、酸素または窒素が原料として使用される。エッチング処理の後、レジスト除去及びクリーニング後に銅メタライゼーションが開始される。従来の銅技術において、タンタルまたは窒化タンタルが銅拡散用のライナとして使用されている。続いて、銅シードがIMPまたはPVD処理を使って形成される。次に、ECD及びCMPが続く。CMPの後、金属トレンチ208が完成する。
トレンチ208の形成後、基板は膜203の形成のためにCVDリアクタへ送られる。膜203はシリコンカーバイドまたはその誘導体（例えば、SiCN、SiCO等）により構成される。続いて、ハード層204が形成される。この膜の形成については以下で詳細に説明される。
続いて層206が膜形成処理される。最後に、ハード層207が層206の上に形成される。
その後、基板はビア209のパターンを露光するためにフォトリソグラフィー装置内へ送られる。続いて、ビアエッチングが実行される。層204は膜203に対するエッチング選択性を強化することができる。
基板はトレンチ210のパターニング前に好適には無酸素プラズマ中でレジスト後除去に晒される。層206のステップ高さが所定レベルに達するまでに、トレンチエッチングが時間制御されて開始される。層206と204との間での硬度及び炭素含有率の違いにより、ビア209の頂部のトレンチ肩部はトレンチ210の形成の最終工程の間制御される。ビア209の底部の層203のみがソフトプラズマにより除去される前に、ウエハ基板はクリーニングされる。
基板はデュアルダマシン銅メタライゼーションの準備が整った。IMPまたはPVDリアクタにおいて、トレンチ208とビア209との間の結合を強化するのにスパッタクリーニングが使用される。TaまたはTaNが銅シード形成前にスパッタされる。CMPの前にECD処理が続く。層207はCMP処理の犠牲ハード膜として機能する。層207の炭素含有率は小さいので、CMP後に残留物が形成される可能性が減少する。
基板は銅配線形成処理においてさまざまな熱サイクルに晒される。この熱サイクルは熱膨張及び収縮を生じさせる。硬い膜204の機能は、ビア209内の銅の横方向への膨張を回避することである。これは、結合を維持しかつビア209とトレンチ208との間でのボイド形成を防止する。
他の集積化方法において、図４を参照して、層301は、例えばBEOL形成用のタングステンプラグと嵌合するように構成されたFEOLである。基板は膜302の形成のためにプラズマCVDリアクタ内に送られる。膜302は低ｋ膜またはSiO2膜である。その後、基板はDUVレジストでコーティングされ、第１金属トレンチを形成するべく露光される。その後、基板はトレンチ308のエッチングのために送られる。膜302の膜特性に依存して、C4F8、C4F6等のようなさまざまなガスがエッチング剤として使用され、酸素または窒素が原料として使用される。エッチング処理の後、レジスト除去及びクリーニング後に銅メタライゼーションが開始される。従来の銅技術において、タンタルまたは窒化タンタルが銅拡散用のライナとして使用されている。続いて、銅シードがIMPまたはPVD処理を使って形成される。次に、ECD及びCMPが続く。CMPの後、金属トレンチ308が完成する。
トレンチ308の形成後、基板は膜303の形成のためにCVDリアクタへ送られる。膜303はシリコンカーバイドまたはその誘導体（例えば、SiCN、SiCO等）により構成される。続いて、ハード層304が形成される。この膜の形成については以下で詳細に説明される。
続いて層305及び307が膜形成処理される。層307は層305に比べ炭素含有率の少ない上記ハード膜である。
その後、基板はビア309のパターンを露光するためにフォトリソグラフィー装置内へ送られる。続いて、ビアエッチングが実行される。層304の硬度は層305の硬度よりも大きいため、層304は層305と層303との間のエッチング選択性を高めることができ、エッチング速度はビア309の底に近づくと遅くなる。よって、層303を貫通せずにエッチングを停止できる可能性が高くなる。
基板はトレンチ310のパターニング前に好適には無酸素プラズマ中でレジスト後除去に晒される。層307のステップ高さが所定レベルに達するまでに、トレンチエッチングが時間制御されて開始される。
上記において、層307は層305より機械的強度が高い。したがって、物理的衝撃エッチングレシピが適応された場合、層307の底部でエッチングを停止させかつ層305への貫通を防止することは困難である。しかし、比較的低いRF電力（以下で説明）とともに化学的エッチングレシピが適応された場合、層305よりも炭素含有率が少ない層307は、硬さとは無関係に層305よりも速くエッチングされる。例えば、フッ素キャリア（例えば、C4F8またはC2F6）を使用するエッチングレシピ内の酸素含有率を変更することにより、エッチング速度は制御され、層307のようなハード膜は、その炭素含有率がより少ない限り、層305のような軟らかい膜よりも速くエッチングされる。
ビア308の底部の層303がソフトプラズマにより除去される前に、ウエハ基板はクリーニングされる。
基板はデュアルダマシン銅メタライゼーションの準備が整った。IMPまたはPVDリアクタにおいて、トレンチ308とビア309との間の結合を強化するのにスパッタクリーニングが使用される。TaまたはTaNが銅シード形成前にスパッタされる。CMPの前にECD処理が続く。層307はハードマスク及びトレンチIMDとして機能する。層307の炭素含有率は小さいので、CMP後に残留物が形成される可能性が減少し、均一な平坦化をもたらす。
基板は銅配線形成処理においてさまざまな熱サイクルに晒される。この熱サイクルは熱膨張及び収縮を生じさせる。硬い膜304の機能は、ビア309内の銅の横方向への膨張を回避することである。これは、結合を維持しかつビア309とトレンチ308との間でのボイド形成を防止する。
以下に、膜104、204、304、107、207及び307の形成の実施例の詳細を示す。これらすべての膜は同じ特性を有する。
好適実施例において、CVD装置内に反応チャンバから離れて遠隔プラズマ放電チャンバが与えられ、配管により遠隔プラズマ放電エネルギーが反応チャンバへ結合される。これは図１を参照して説明される。
図１はこの実施例に従うプラズマCVD装置の略示断面図である。半導体ウエハ9または他の基板上に薄膜を形成するために使用されるプラズマCVD装置30は、反応チャンバ2、半導体ウエハ9を支持するべく反応チャンバ2内に設けられた支持体3、該支持体3と対向して配置されかつ半導体ウエハ9上に反応ガスを均一に噴射するのに使用されるシャワーヘッド4、反応ガス及び副生成物を反応チャンバ2から排気するために使用される排気口20、及び遠隔プラズマ放電チャンバ13から成る。遠隔プラズマ放電チャンバ13は反応チャンバ2から離れて配置され、配管14及びバルブ15を介してシャワーヘッドへ結合されている。遠隔プラズマ放電チャンバ13は指定された周波数で高周波発振する出力エネルギーを使って活性種を生成する特徴を有し、配管14は活性種により腐食しない材用から成る。
反応チャンバ2内に与えられかつ半導体ウエハ9を配置するのに使用される支持体3は陽極酸化されたアルミニウム合金により構成され、プラズマ放電用の一方の電極として機能するべく接地27される。図示された実施例の反応チャンバ2はその場（チャンバ内）プラズマ生成用に構成されている。図示された支持体3内部には、リング状の加熱エレメント26が埋設されており、半導体ウエハの温度は温度制御器（図示せず）を使って所定の温度に制御される。支持体3は支持ピストン29により支持体3を上下移動する駆動機構25に結合されている。
反応チャンバ2内部には、支持体3と対向する位置にシャワーヘッド4が設けられている。シャワーヘッド4には、反応ガスを半導体ウエハ9上へ放出するための数千個の細孔が設けられている。シャワーヘッドはマッチング回路10を介して高周波発振器8に電気的に接続され、プラズマ放電用のもう一方の電極を構成する。膜形成用に使用される反応ガスをシャワーヘッド4から導入するために、反応ガス導管11が配管14に結合されている。ガス導管11の数はひとつに限定されない。反応ガスの種類により、必要数のガス導管が設置される。ガス導管11の一端は反応ガスを流入させるためのガス流入口5を構成し、他端はガスをシャワーヘッド4へ流出させるための反応ガス流出口31を構成する。反応ガス導管11の中間には、質量流量制御器（図示せず）及びバルブ6が配置されている。
反応チャンバ2の側壁には、排気口20が設けられている。排気口20は配管17を通じて真空排気ポンプ（図示せず）へ結合されている。排気口20と真空ポンプとの間には、反応チャンバ2内部の圧力を調整するためのコンダクタンス制御バルブ21が設けられている。コンダクタンス制御バルブ21は外部のレギュレータと電気的に接続されている。
付加的に、圧力計28aが反応チャンバ2内部の圧力を測定するために設けられている。この圧力計はレギュレータ28と電気的に接続されている。
続いて、本発明の実施例における、ウエハ9上への低ｋ高弾性率膜の形成について説明される。
まず、反応チャンバ内部2が排気口20を通じて外部真空ポンプ（図示せず）により真空排気される。反応チャンバ内部の圧力はコンダクタンス制御バルブ21の開度により５００Paから７００Paまでの範囲で調整可能である。次に、加熱エレメント26により加熱された支持体3は、温度制御器（図示せず）を使って、好適には２００℃から３７５℃の指定された温度に半導体ウエハ9を制御する。
続いて、例えばDMDMOS（ジメチルジメトキシシラン(Si(OCH3)2(CH3)2)）のような液体ソースガスの約４０％の比率で不活性ガスが反応チャンバ内に導入される。DMDMOSの流量が１００sccmの場合、不活性ガスの流量は０sccmであるが、好適には１００sccm（DMDOMS流量の７０％）以上である。２００mmの半導体基板を処理するには、DMDMOS流量は５０sccm以上、好適には１００sccm以上、より好適には１００sccmから２００sccmである。同時に、好適にはDMDMOS流量の１０倍の量の酸化還元ガスが流される。
He、Ar、NeまたはKrが不活性ガスとして成膜に使用される。HeまたはArは弾性率のより高い膜を蒸着するのに好適である。He及び酸化還元ガスの混合により、膜の炭素含有率の制御並びに硬度及び弾性率の強化がもたらされる。ガスはバルブ6を通過後、ガス流出口31を通過し、シャワーヘッド4に導入される前にガス導入口32で予め混合される。２７MHzの高周波電力または２７MHz及び４００kHzを組み合わせた高周波電力が高周波エネルギーソース8によりシャワーヘッド4へ印加される。例えば、反応チャンバ内にプラズマ放電を生成するために、２７MHzの高周波電力が、１０００W（2.63W/cm2）から３０００W(7.90W/cm2)、好適には１５００W(3.95W/cm2)から２０００W(5.26W/cm2)でシャワーヘッド4へ印加される。他の実施例において、１３.５６MHzの高周波電力、１３.５６MHzと３５０kHz〜５００kHzの混合高周波電力、または２７.１２MHzと３５０kHzから５００kHzの混合高周波電力がプラズマ生成用に使用される。２７.１２MHzと４００kHzの混合高周波電力が上部電極に印加される場合、２７.１２MHzの電力は５００Wから３０００Wであり、４００kHzの電力は１００Wから１０００Wであり、好適には２７.１２MHzの電力は１０００Wから２０００Wであり、４００kHzの電力は１５０Wから５００Wである。１３.５６MHzと４００kHzの混合高周波電力が上部電極に印加される場合、１３.５６MHzの電力は５００Wから２０００Wであり、４００kHzの電力は１００Wから１０００Wであり、好適には、１３.５６MHzの電力は７５０Wから１５００Wであり、４００kHzの電力は２００Wから５００Wである。１３.５６MHzの周波数がプラズマ生成用として単独で使用される場合、その高周波電力は５００Wから３０００W、好適には７５０Wから１５００Wに設定される。
各パラメータは基板のサイズ及び反応チャンバのサイズに応じて最適化される。
結果として、反応チャンバ2内部にその場プラズマを生成するための一方の電極として機能するシャワーヘッド4と、もう一方の電極として機能する支持体3との間の空間内に、プラズマ反応領域が形成される。反応領域内での反応ガス分子はプラズマエネルギーにより活性化されかつイオン化される。イオン化された分子は半導体基板9上に化学反応を生じさせ、それにより硬い低ｋ膜が形成される。
例えば、膜は以下のような性質を有する。
典型的な従来のCDO（炭素ドープ酸化）低ｋ膜の特性は以下の通りである。
硬度：２.０GPaから３.０GPa
弾性率：１１GPaから１５GPa
ｋ値：２.８から３.０
炭素含有率：約２３％（ラザフォード後方散乱分光法）
本発明の好適実施例において、改良された膜の特性は以下の通りである。
硬度：２.２GPaから３.５GPa
弾性率：１２GPaから２０GPa
ｋ値：２.９から３.５
炭素含有率：１７％未満（ラザフォード後方散乱分光法）
上記好適範囲及び値は、層構造、ソースガス、酸化還元ガス及び他の添加ガスの種類、層の厚さ、膜形成条件等に依存して変化し、本発明は上記範囲及び値に限定されない。
本発明の実施例において、低ｋ膜（改良された膜または従来の膜）の厚さ均一性は１σにおいて３％以下であり、LSIデバイスの設計要求を満たす。
上記に加え、従来のCDO（炭素ドープ酸化）膜は液体ソースガスの４０％以下の流量でHeを流すことにより、まず形成される。膜厚が処理時間により判断される所望の目標値に達すると、酸化還元ガスはソースガスの流量の１０倍またはそれ以上の流量でリアクタ内に流される。よって、炭素含有率の少ない膜が従来の低ｋ膜の上に形成されるが、本発明はそれに限定されない。したがって、ハードマスクが真空状態のままその場で形成される。
薄膜形成処理の終了と同時に、バルブ6は閉じられ、同時にゲートバルブ18が開かれる。自動搬送ロボット（図示せず）が開口19を通じて隣接する搬送チャンバ（図示せず）へ処理済みの半導体ウエハ9を搬送する。反応チャンバ2が真空排気された後、未処理の半導体ウエハが搬送チャンバから運ばれ、ゲートバルブ18が閉じられ、上記シーケンスが繰り返される。
Figure 2005340820
上記実施例は、これに限定されないが、さらに以下の実施例を含む。実施例で使用されるエレメントはその応用が実行可能である限り他の実施例において交換可能である。
１）集積化方法は以下を含む。エッチストップ層103はシリコンカーバイドまたはその誘導体により構成され、銅層の上に形成される。第１絶縁層104は低炭素ドープ酸化シリコンにより構成され、層104はエッチストップ層103上に蒸着される。第２及び第３絶縁層105及び106が第１絶縁層104上に形成され、それらは第１絶縁層104より機械的強度が低い。その後ハードキャップ107が第３絶縁層106の上に形成される。
２）他の実施例において、集積化方法は以下を含む。エッチストップ層203はシリコンカーバイドまたはその誘導体により構成され、銅層の上に形成される。第１絶縁層204は低炭素ドープ酸化シリコンにより構成され、層204はエッチストップ層の上に蒸着される。第２絶縁層206は第１絶縁層204の上に形成され、第１絶縁層204より機械的強度が低い。その後ハードキャップ207が第２絶縁層206の上に形成される。
３）さらに他の実施例において、集積化方法は以下を含む。エッチストップ層303はシリコンカーバイドまたはその誘導体により構成され、銅層の上に形成される。第１絶縁層304は低炭素ドープ酸化シリコンにより構成され、層304はエッチストップ層の上に蒸着される。第２絶縁層305が形成され、続いてハード膜307が形成される。膜307は膜305より機械的強度が高い。
４）改良された膜である層103、203、303、107、207及び307の形成方法は、シリコン及び炭素を含むソースガス流量のソースガス（シリコン及び炭素含有ガス流量の０％から２００％、例えば１０％、５０％、１００％、１５０％及び上記任意の２数間の範囲の不活性ガス流量）及び添加ガス流量の酸化還元ガスから成る反応ガスをリアクタ内に導入する工程から成る。加熱された基板支持部材上に載置された半導体基板上にガスが供給される。プラズマエネルギーが高周波ソースから電極間、すなわち基板支持部材とガス拡散部材（シャワーヘッド）との間に印加される。プラズマ放電領域が半導体基板上に生成される。酸化ケイ素炭素膜が半導体ウエハ上に形成される。酸化ケイ素炭素膜はCu集積デバイス内で金属間絶縁(IMD)層として使用される。酸化還元ガスはソースガス流量の少なくとも３倍、好適には５倍、１０倍、１５倍、２０倍、３０倍、及びそれらの任意の２数間の範囲で導入される。
５）項目１に従う方法において、層103と104との間の付着力は１０J/m2以上（好適には、１０J/m2から３０J/m2）である。付着力は四点曲げ方法（例えば、 “Adhesion Tester Ensures Robust CMP”, Semiconductor International, 7/1/2001に記載されている。）を使って、クラック伝播のエネルギーまたは膜間の接合エネルギーとして測定される。例えば、四点曲げ方法において、上部シリコン基板と下部シリコン基板との間にサンドイッチされた標本は４本のオフセットピンの組によって押圧され、内側ピンの間に一定の曲げモーメントが生成される。クラック開始の点を与えるべく上部基板を通じるようにノッチが切断される。曲げ力の影響の下で、クラックは他方のピンの方向へインターフェースに沿って外側へ伝播する。この技術の利点はエネルギー開放速度がクラックの長さにより変化せず、データ取得及び試験解析が単純であることである。四点曲げ実験の間に生成されるクラック拡張力（G）はほぼ以下の通りである。
Figure 2005340820
 ここで、νはシリコンのポアソン比、lは負荷点間の距離（３〜５mm）、Eはシリコンの弾性係数、Bはサンプル幅、ｈはサンプルの高さ（０.７mm〜０.８mm）、Pcはグラフの平坦部分に対応する負荷を示す。エネルギー開放はGcにより与えられる。典型的な負荷とクラック伝播の関係を示すグラフがPcを得るのに使用される。
６）項目２に従う方法において、層203と204との間の付着力は１０J/m2以上（好適には、１０J/m2から３０J/m2）である。
７）項目３に従う方法において、層303と304との間の付着力は１０J/m2以上（好適には、１０J/m2から３０J/m2）である。
８）項目１に従う方法において、層103、104、105、106及び107の合計厚さは約１００nmから約２００００nm（２００nm、５００nm、１０００nm、５０００nm、１００００nm、１５０００nm及びこれらの任意の２数間の範囲を含む）である。
９）項目２に従う方法において、層203、204、205、206及び207の合計厚さは約１００nmから約２００００nm（２００nm、５００nm、１０００nm、５０００nm、１００００nm、１５０００nm及びこれらの任意の２数間の範囲を含む）である。
１０）項目３に従う方法において、層303、304、305、306及び307の合計厚さは約１００nmから約２００００nm（２００nm、５００nm、１０００nm、５０００nm、１００００nm、１５０００nm及びこれらの任意の２数間の範囲を含む）である。
１１）項目１に従う方法において、キャップ層107は層105及び106の合計厚さの約２〜２０％（５％、１０％、１５％及びこれらの任意の２数間の範囲を含む）である。
１２）項目２に従う方法において、キャップ層207は層204及び206の合計厚さの約２〜２０％（５％、１０％、１５％及びこれらの任意の２数間の範囲を含む）である。
１３）項目３に従う方法において、層307は層305の厚さの約２〜２０％（５％、１０％、１５％及びこれらの任意の２数間の範囲を含む）である。
１４）項目１に従う方法において、層103の応力は圧縮であり、層104の応力は引張である。
１５）項目２に従う方法において、層203の応力は圧縮であり、層204の応力は引張である。
１６）項目３に従う方法において、層303の応力は圧縮であり、層304の応力は引張である。
１７）項目４に従う方法において、酸化還元ガスはソースガスに関して１０：１（酸化還元ガス：ソースガス）の比で導入される。
１８）項目４に従う方法において、酸化還元ガスは炭素及び酸素原子から成る。
１９）項目１７に従う方法において、プラズマは酸化還元ガスにより形成され、それは同時に酸化及び還元状態を生成する。CO2のような酸化還元ガスがプラズマ中で使用される場合、ガスはまずOが解離され、CO及びOが生成され、続いてC及びOに分解される。COは還元性を有し、プラズマ中の液体前駆体の酸化速度を制御するよう反応において重要な役割を果たす。
２０）項目１７に従う方法において、酸化還元ガスは好適にはCO2である。CO2に加え、ケトン蒸気またはSO3が酸化還元ガスとして使用される。
２１）項目４に従う方法において、膜中の炭素含有率（％）は酸化還元ガスを使うとオリジナルの炭素含有率より５ポイント以上少ない。例えば、酸化還元ガスを使用せずに形成された膜の炭素含有率は２３％であれば、酸化還元ガスを使って形成された膜の炭素含有率は１８％またはそれ以下（例えば、１７％、１６％、１５％、１４％、１３％、１２％）である。
２２）項目４に従う方法において、プラズマは約２７MHzの高周波により生成される。
２３）項目４に従う方法において、プラズマは約２７MHz及び約４００kHzの混合周波数により生成される。
２４）項目４に従う方法において、基板温度は約１００℃から約４００℃である。
２５）項目４に従う方法において、基板温度は好適には約２００℃から約３７５℃である。
２６）項目４に従う方法において、液体前駆体はテトラメチルシランまたはジメチルジメトキシシランである。
２７）項目４に従う方法において、酸化還元ガスのガス流量は液体前駆体蒸気流量の１０倍以上である。
２８）項目４に従う方法において、酸化還元ガス及び液体前駆体は、それらがプラズマリアクタに入るまで未反応のまま残る。ガス（酸化還元ガス、ソースガス、及び必要により他の添加ガス）が反応チャンバに流入される前、それらのガスはリアクタの内部に達するまでに、混合バルブの下流において予め混合されかつ混合バルブの後のガス管内で共存しなければならない。実施例において、CO2のような酸化還元ガス及び前駆体（ソースガス）がプラズマに晒される前にガス管内で反応しないことが重要である。制御因子として、シャワーヘッド温度及び混合物内のガス同士の反応エネルギーが含まれる。例えば、酸化ガス（例えばO2）と前駆体との間の反応エネルギーが低ければ、反応は室温でも生じる。しかし、酸化還元ガス（例えば、CO2）と前駆体との間の反応エネルギーが高い場合、２４０℃でも反応は生じない。このことは、CO2またはO2のいずれもが使用されない場合に比べFTIRピークのスペクトル移動が存在しないという事実から簡単に確認できる。すなわち、CO2の場合、ピークは吸光増分のみを示し、波数cm−１のシフトは示さない。一方、O2の場合、FTIRピークは波数cm−１のシフトを示すが、大きな吸光シフトは示さない。図５を参照。
２９）項目４に従う方法において、酸化還元ガス及び液体前駆体は、約５０℃と約２４０℃（好適には、１６０℃〜２４０℃）の間の温度で共通ガス管によりリアクタ内に分配される。
３０）項目４に従う方法において、酸化還元ガス及び液体前駆体が不活性ガスなしでプラズマリアクタ内へ導入される。
３１）項目４に従う方法において、リアクタの圧力は約１００Paと約１０００Paの間（好適には、２００Paから６００Pa）である。
３２）項目４に従う方法において、反応空間は約１０mmと約３０mmの間である。
３３）項目４に従う方法において、膜はCMP処理用の犠牲ハードマスクである。
３４）項目４に従う方法において、膜の屈折率(RI)は酸化還元ガスの導入に従い変化しない。
３５）項目４に従う方法において、膜の誘電率は約３.５以下（３.４、３.３、３.２、３.１、３.０、２.９、２.８、２.７、２.６、２.５及びそれらの任意の２数間の範囲を含む）である。
３６）項目４に従う方法において、膜の屈折率は約１.２と約１.７の間（１.３、１.４、１.５、１.６及びそれらの任意の２数間の範囲を含む）である。RIは膜中のSiOの量を示すのに使用される。膜中のSiO含有率が高いと、緻密な膜の場合にRIは１.４６に近づく。一方、膜中のSi含有率が高いと、RIは２.１に近づく。しかし、炭素ドープ酸化膜の場合、CH3またはC含有率は膜の気孔率によりRIを変更する。気孔率が高いと、RIはより小さくなる。
３７）項目４に従う方法において、膜は１９３nmまたはそれ以下の波長で非屈折である。
３８）項目４に従う方法において、Si-Oに対するSi-CH3の面積比は２.２以下である。
３９）項目４に従う方法において、膜の硬度及び弾性率はそれぞれ、約２.０GPaから約４GPaの範囲（２.５GPa、３.０GPa、３.５GPa及びそれらの任意の２数間の範囲を含む）及び約１０GPaから約３０GPaの範囲（１５GPa、２０GPa、２５GPa及びそれらの任意の２数間の範囲を含む）である。
４０）項目４に従う方法において、ソースガスの化学式はSiαOα−１R２α−β＋２(OCｎH２ｎ＋１)βであり、ここでαは１〜３の整数、βは１〜３の整数、ｎは１〜３の整数、RはSiに結合するC１−６炭化水素である。ソースガスは上記に限定されない。本発明において使用可能なソースガス及び形成方法は、これらに限定されないが、ここに参考文献として組み込む米国特許第6,455,445号、米国特許第6,352,945号、米国特許第6,383,955号、米国特許第6,410,463号、米国特許第6,432,846号、米国特許第6,514,880号、米国特許公開第2003-0176030A1号、米国特許公開第2004-0087179A1号に開示されている。
４１）項目１に従う方法において、ハード層107の研摩速度は下層膜の研摩速度の１／５から１／１０（１／６、１／７、１／８、１／９及びそれらの任意の２数間の範囲を含む）である。
４２）項目２に従う方法において、ハード層207の研摩速度は下層膜の研摩速度の１／５から１／１０（１／６、１／７、１／８、１／９及びそれらの任意の２数間の範囲を含む）である。
４３）項目３に従う方法において、ハード層307の研摩速度は膜305の研摩速度の１／５から１／１０（１／６、１／７、１／８、１／９及びそれらの任意の２数間の範囲を含む）である。
４４）項目１に従う方法において、ハード層107の炭素含有率はプラズマ蒸着中の酸化還元ガスの実際の流量により制御される。
４５）項目２に従う方法において、ハード層207の炭素含有率はプラズマ蒸着中の酸化還元ガスの実際の流量により制御される。
４６）項目３に従う方法において、ハード層307の炭素含有率はプラズマ蒸着中の酸化還元ガスの実際の流量により制御される。
４７）項目２に従う方法において、層204に対して改良された膜が使用された場合、ビア209は層面に対し実質的に垂直（＞８９°）である。
４８）項目４に従う方法において、改良された膜の応力は約４５MPaから約８０MPaの範囲の引張応力（５０MPa、６０MPa、７０MPa及びそれらの任意の２数間の範囲を含む）である。
４９）項目４８に従う方法において、酸化還元ガスを使用しないオリジナル膜に比べ、波数が２９４０〜３０５０cm−１、１２５０〜１３００cm−１、９５０〜１２５０cm−１及び７００〜８８０cm−１のFTIRピークはシフトしない。
５０）項目４９に従う方法において、波数が２９４０〜３０５０cm−１、１２５０〜１３００cm−１、９５０〜１２５０cm−１及び７００〜８８０cm−１のFTIRピークは、それぞれC-H、Si-CH3、Si-O及びSiCである。
５１）項目５０に従う方法において、Si-CH3／Si-Oの面積比は約１.５から約２.５の範囲（１.８、２.０、２.２及びそれらの任意の２数間の範囲を含む）である。
５２）項目５０に従う方法において、Si-C／Si-Oの面積比は約７から約１５の範囲（８、１０、１２及びそれらの任意の２数間の範囲を含む）である。
５３）項目５０に従う方法において、C-H／Si-Oの面積比は約０.５から約１.５の範囲（０.８、１.０、１.２及びそれらの任意の２数間の範囲を含む）である。
本発明の思想から離れることなくさまざまな修正が可能であることは当業者の知るところである。したがって、本発明の形式は例示に過ぎず、発明の態様を制限するものではないことを理解すべきである。
図１は、本発明の実施例で使用可能なプラズマCVD装置の略示図である。 図２は、本発明の実施例に従うダマシン構造の略示断面図である。 図３は、本発明の他の実施例に従うダマシン構造の略示断面図である。 図４は、本発明のさらに他の実施例に従うダマシン構造の略示断面図である。 図５は、標準膜、O2により形成された膜、及びCO2により形成された膜のFTIRスペクトルを示すグラフである。

Claims (53)

  1. ３つのハード層を使用して半導体デバイス用の相互接続を形成するための方法であって、
    (i)金属の相互接続用に形成された絶縁層上に、エッチストップ層として機能する第１ハード層を形成する工程と、
    (ii)第１ハード層上に第２ハード層を形成する工程と、
    (iii)第２ハード層上に絶縁層を形成する工程と、
    (iv)絶縁層上にハードキャップ層として機能する第３ハード層を形成する工程と、
    (v)第３及び第２ハード層、絶縁層並びに第１ハード層を通じて穴を形成する工程と、
    (vi)相互接続を確立するために金属で穴を満たす工程と、
    から成る方法。
  2. 請求項１に記載の方法であって、絶縁層は下部絶縁層及び上部絶縁層から成り、穴は下部絶縁層に形成されたビア及び上部絶縁層に形成されたトレンチにより構成される、ところの方法。
  3. 請求項１に記載の方法であって、穴は第２ハード層に形成されたビア及び絶縁層に形成されたトレンチにより構成される、ところの方法。
  4. 請求項１に記載の方法であって、穴は絶縁層に形成されたビア及び第３ハード層に形成されたトレンチにより構成される、ところの方法。
  5. 請求項１に記載の方法であって、工程(i)から(iv)は真空状態のまま同じ反応チャンバ内で実行される、ところの方法。
  6. 請求項１に記載の方法であって、工程(vi)で、穴は金属の銅で満たされる、ところの方法。
  7. 請求項１に記載の方法であって、第１ハード層はシリコンカーバイドから成る、ところの方法。
  8. 請求項１に記載の方法であって、第２及び第３ハード層は炭素ドープ酸化シリコンから成る、ところの方法。
  9. 請求項８に記載の方法であって、第２及び第３ハード層は炭素ドープ酸化シリコンの前駆体として使用されるソースガス、及び前駆体をプラズマ中で還元状態及び酸化状態にさらす酸化還元ガスにより蒸着される、ところの方法。
  10. 請求項９に記載の方法であって、酸化還元ガスは炭素及び酸素を含む、ところの方法。
  11. 請求項１０に記載の方法であって、酸化還元ガスはCO2である、ところの方法。
  12. 請求項８に記載の方法であって、酸化還元ガスの流量はソースガス流量の少なくとも１０倍である、ところの方法。
  13. 請求項８に記載の方法であって、ソースガスは化学式SiαOα−１R２α−β＋２（OCｎH2n+1）βを有し、ここでαは１〜３の整数、βは１〜３の整数、ｎは１〜３の整数及びRはSiに結合するC1-6炭化水素である、ところの方法。
  14. 請求項８に記載の方法であって、第２及び第３ハード層は、約２７MHzと約４００kHzの混合周波数により生成されるプラズマを使って形成される、ところの方法。
  15. 請求項８に記載の方法であって、第２及び第３ハード層は約１００℃から約４００℃の基板温度で形成される、ところの方法。
  16. 請求項８に記載の方法であって、酸化還元ガス及びソースガスは、酸化還元ガス及びソースガスが反応しない温度に制御された同一ガス管を通じて反応チャンバ内へ導入される、ところの方法。
  17. 請求項１６に記載の方法であって、温度は約５０℃から約２４０℃である、ところの方法。
  18. 請求項８に記載の方法であって、第２及び第３ハード層は不活性ガスを使用せずに形成される、ところの方法。
  19. 請求項８に記載の方法であって、第２及び第３ハード層は約１００Paから約１０００Paの圧力で形成される、ところの方法。
  20. ３つのハード層を使用して半導体デバイス用の相互接続を形成するための方法であって、
    (i)銅の相互接続用に形成された絶縁層上に、エッチストップ層として機能する第１ハード層を形成する工程であって、前記第１ハード層はシリコンカーバイドから成るところの工程と、
    (ii)第１ハード層上に第２ハード層を形成する工程であって、前記第２ハード層は炭素ドープ酸化シリコンから成るところの工程と、
    (iii)第２ハード層上に絶縁層を形成する工程と、
    (iv)絶縁層上にハードキャップ層として機能する第３ハード層を形成する工程であって、前記第３ハード層は炭素ドープ酸化シリコンから成り、工程(i)から(iv)は真空状態のまま同じ反応チャンバ内で実行される、ところの工程と、
    (v)第３及び第２ハード層、絶縁層並びに第１ハード層を通じて穴を形成する工程と、
    (vi)相互接続を確立するために銅で穴を満たす工程と、
    から成る方法。
  21. 請求項２０に記載の方法であって、絶縁層は下部絶縁層及び上部絶縁層から成り、穴は下部絶縁層に形成されたビア及び上部絶縁層に形成されたトレンチにより構成される、ところの方法。
  22. 請求項２０に記載の方法であって、穴は第２ハード層に形成されたビア及び絶縁層に形成されたトレンチにより構成される、ところの方法。
  23. 請求項２０に記載の方法であって、穴は絶縁層に形成されたビア及び第３ハード層に形成されたトレンチにより構成される、ところの方法。
  24. 請求項２０に記載の方法であって、第２及び第３ハード層は炭素ドープ酸化シリコンの前駆体として使用されるソースガス、及び前駆体をプラズマ中で還元状態及び酸化状態にさらす酸化還元ガスにより蒸着される、ところの方法。
  25. 請求項２４に記載の方法であって、ソースガスはシリコン、炭素、水素、及び付加的な酸素を含み、酸化還元ガスは炭素及び酸素を含む、ところの方法。
  26. 請求項２５に記載の方法であって、酸化還元ガスはCO2である、ところの方法。
  27. 請求項２０に記載の方法であって、酸化還元ガスの流量はソースガス流量の少なくとも１０倍である、ところの方法。
  28. 請求項２０に記載の方法であって、ソースガスは化学式SiαOα−１R２α−β＋２（OCｎH2n+1）βを有し、ここでαは１〜３の整数、βは１〜３の整数、ｎは１〜３の整数及びRはSiに結合するC1-6炭化水素である、ところの方法。
  29. 請求項２０に記載の方法であって、第２及び第３ハード層は、約２７MHzと約４００kHzの混合周波数により生成されるプラズマを使って、約１００℃から約４００℃の基板温度で、かつ約１００Paから約１０００Paの圧力で形成される、ところの方法。
  30. 請求項２０に記載の方法であって、酸化還元ガス及びソースガスは約５０℃から約２４０℃の温度で反応チャンバ内に一緒に導入される、ところの方法。
  31. 請求項２０に記載の方法であって、第２及び第３ハード層は不活性ガスを使用せずに形成される、ところの方法。
  32. ３つのハード層を使用して半導体デバイス用の相互接続を形成するための方法であって、
    (i)金属の相互接続用に形成された絶縁層上に、エッチストップ層として機能する第１ハード層を形成する工程と、
    (ii)第１ハード層上に第２ハード層を形成する工程であって、前記第２ハード層は、酸化還元ガスの流量の関数として第２ハード層中の炭素含有率を制御しながら、ソースガス及び酸化還元ガスから形成された炭素ドープ酸化シリコンから成るところの工程と、
    (iii)第２ハード層上に絶縁層を形成する工程と、
    (iv)絶縁層上に第３ハード層を形成する工程であって、前記第３ハード層は、酸化還元ガスの流量の関数として第３ハード層中の炭素含有率を制御しながら、ソースガス及び酸化還元ガスから形成された炭素ドープ酸化シリコンから成るところの工程と、
    (v)第３及び第２ハード層、絶縁層並びに第１ハード層を通じて穴を形成する工程と、
    (vi)相互接続を確立するために金属で穴を満たす工程と、
    から成る方法。
  33. 請求項３２に記載の方法であって、工程(ii)及び(iv)で、酸化還元ガスの流量はソースガス流量の少なくとも１０倍である、ところの方法。
  34. 請求項３２に記載の方法であって、工程(ii)及び(iv)で、不活性ガスは使用されない、ところの方法。
  35. 半導体デバイスの相互接続構造であって、
    銅充填絶縁層と、
    銅充填絶縁層上に形成され、エッチストップ層として機能する第１ハード層と、
    第１ハード層上に形成された第２ハード層と、
    第２ハード層上に形成された絶縁層と、
    絶縁層上に形成され、ハードキャップ層として機能する第３ハード層と、
    第３及び第２ハード層、絶縁層、並びに第１ハード層を通じて形成された穴に満たされた銅相互接続と、
    から成る相互接続構造。
  36. 請求項３５に記載の相互接続構造であって、絶縁層は下部絶縁層及び上部絶縁層から成り、穴は下部絶縁層に形成されたビア及び上部絶縁層に形成されたトレンチにより構成される、ところの相互接続構造。
  37. 請求項３５に記載の相互接続構造であって、穴は第２ハード層に形成されたビア及び絶縁層に形成されたトレンチにより構成される、ところの相互接続構造。
  38. 請求項３５に記載の相互接続構造であって、穴は絶縁層に形成されたビア及び第３ハード層に形成されたトレンチにより構成される、ところの相互接続構造。
  39. 請求項３５に記載の相互接続構造であって、第１ハード層と第２ハード層との間の付着力は１０J/m2以上である、ところの相互接続構造。
  40. 請求項３５に記載の相互接続構造であって、第１、第２及び第３ハード層並びに絶縁層は厚さの合計が約１００nmから約２００００nmである、ところの相互接続構造。
  41. 請求項３５に記載の相互接続構造であって、第３ハード層の厚さは絶縁層の厚さの約２％から約２０％である、ところの相互接続構造。
  42. 請求項３５に記載の相互接続構造であって、第１ハード層は圧縮応力を有し、第２ハード層は引張応力を有する、ところの相互接続構造。
  43. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層の炭素含有率は２０％以下である、ところの相互接続構造。
  44. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層の誘電率は約３.５またはそれ以下である、ところの相互接続構造。
  45. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層の屈折率は約１.２から約１.７である、ところの相互接続構造。
  46. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層は１９３nmまたはそれ以下の波長で非屈折である、ところの相互接続構造。
  47. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層は、約２.０GPaから約４.０GPaの硬度及び約１０GPaから約３０GPaの弾性率を有する、ところの相互接続構造。
  48. 請求項３５に記載の相互接続構造であって、第３ハード層の研摩速度は、絶縁層の研摩速度の約１／５から約１／１０である、ところの相互接続構造。
  49. 請求項３５に記載の相互接続構造であって、穴は層面に関して実質的に９０°で形成された周辺壁を有する、ところの相互接続構造。
  50. 請求項３５に記載の相互接続構造であって、絶縁層は約４５MPaから約８０MPaの引張応力を有する、ところの相互接続構造。
  51. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層はSi-Oに対するSi-CH3の面積比がFTIRスペクトルで約１.５から約２.５である、ところの相互接続構造。
  52. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層はSi-C/Si-Oの面積比がFTIRスペクトルで約７から約１５である、ところの相互接続構造。
  53. 請求項３５に記載の相互接続構造であって、第２及び第３ハード層は-C-H/Si-Oの面積比がFTIRスペクトルで約０.５から約１.５である、ところの相互接続構造。
JP2005149000A 2004-05-24 2005-05-23 低炭素ドープシリコン酸化膜及びそれを使ったダマシン構造 Pending JP2005340820A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/852,637 US7271093B2 (en) 2004-05-24 2004-05-24 Low-carbon-doped silicon oxide film and damascene structure using same

Publications (1)

Publication Number Publication Date
JP2005340820A true JP2005340820A (ja) 2005-12-08

Family

ID=35375750

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005149000A Pending JP2005340820A (ja) 2004-05-24 2005-05-23 低炭素ドープシリコン酸化膜及びそれを使ったダマシン構造

Country Status (2)

Country Link
US (1) US7271093B2 (ja)
JP (1) JP2005340820A (ja)

Families Citing this family (341)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531442B2 (en) * 2005-11-30 2009-05-12 Lsi Corporation Eliminate IMC cracking in post wirebonded dies: macro level stress reduction by modifying dielectric/metal film stack in be layers during Cu/Low-K processing
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US9793148B2 (en) 2011-06-22 2017-10-17 Asm Japan K.K. Method for positioning wafers in multiple wafer transport
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
KR101690392B1 (ko) * 2011-12-20 2016-12-27 인텔 코포레이션 등각 저온 밀봉 유전체 확산 장벽들
US8946830B2 (en) 2012-04-04 2015-02-03 Asm Ip Holdings B.V. Metal oxide protective layer for a semiconductor device
US9558931B2 (en) 2012-07-27 2017-01-31 Asm Ip Holding B.V. System and method for gas-phase sulfur passivation of a semiconductor surface
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US9324811B2 (en) 2012-09-26 2016-04-26 Asm Ip Holding B.V. Structures and devices including a tensile-stressed silicon arsenic layer and methods of forming same
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9640416B2 (en) 2012-12-26 2017-05-02 Asm Ip Holding B.V. Single-and dual-chamber module-attachable wafer-handling chamber
US9018093B2 (en) 2013-01-25 2015-04-28 Asm Ip Holding B.V. Method for forming layer constituted by repeated stacked layers
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US8993054B2 (en) 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9018111B2 (en) 2013-07-22 2015-04-28 Asm Ip Holding B.V. Semiconductor reaction chamber with plasma capabilities
US9793115B2 (en) 2013-08-14 2017-10-17 Asm Ip Holding B.V. Structures and devices including germanium-tin films and methods of forming same
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US9556516B2 (en) 2013-10-09 2017-01-31 ASM IP Holding B.V Method for forming Ti-containing film by PEALD using TDMAT or TDEAT
US10179947B2 (en) 2013-11-26 2019-01-15 Asm Ip Holding B.V. Method for forming conformal nitrided, oxidized, or carbonized dielectric film by atomic layer deposition
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US9447498B2 (en) 2014-03-18 2016-09-20 Asm Ip Holding B.V. Method for performing uniform processing in gas system-sharing multiple reaction chambers
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9404587B2 (en) 2014-04-24 2016-08-02 ASM IP Holding B.V Lockout tagout for semiconductor vacuum valve
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9543180B2 (en) 2014-08-01 2017-01-10 Asm Ip Holding B.V. Apparatus and method for transporting wafers between wafer carrier and process tool under vacuum
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102300403B1 (ko) 2014-11-19 2021-09-09 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US9478415B2 (en) 2015-02-13 2016-10-25 Asm Ip Holding B.V. Method for forming film having low resistance and shallow junction depth
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9899291B2 (en) 2015-07-13 2018-02-20 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10043661B2 (en) 2015-07-13 2018-08-07 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US10087525B2 (en) 2015-08-04 2018-10-02 Asm Ip Holding B.V. Variable gap hard stop design
US9647114B2 (en) 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US9711345B2 (en) 2015-08-25 2017-07-18 Asm Ip Holding B.V. Method for forming aluminum nitride-based film by PEALD
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US9909214B2 (en) 2015-10-15 2018-03-06 Asm Ip Holding B.V. Method for depositing dielectric film in trenches by PEALD
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US9455138B1 (en) 2015-11-10 2016-09-27 Asm Ip Holding B.V. Method for forming dielectric film in trenches by PEALD using H-containing gas
US9905420B2 (en) 2015-12-01 2018-02-27 Asm Ip Holding B.V. Methods of forming silicon germanium tin films and structures and devices including the films
US9607837B1 (en) 2015-12-21 2017-03-28 Asm Ip Holding B.V. Method for forming silicon oxide cap layer for solid state diffusion process
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US9627221B1 (en) 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US9754779B1 (en) 2016-02-19 2017-09-05 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10087522B2 (en) 2016-04-21 2018-10-02 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9793135B1 (en) 2016-07-14 2017-10-17 ASM IP Holding B.V Method of cyclic dry etching using etchant film
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10177025B2 (en) 2016-07-28 2019-01-08 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10090316B2 (en) 2016-09-01 2018-10-02 Asm Ip Holding B.V. 3D stacked multilayer semiconductor memory using doped select transistor channel
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US9916980B1 (en) 2016-12-15 2018-03-13 Asm Ip Holding B.V. Method of forming a structure on a substrate
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10103040B1 (en) 2017-03-31 2018-10-16 Asm Ip Holding B.V. Apparatus and method for manufacturing a semiconductor device
USD830981S1 (en) 2017-04-07 2018-10-16 Asm Ip Holding B.V. Susceptor for semiconductor substrate processing apparatus
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
KR20200108016A (ko) 2018-01-19 2020-09-16 에이에스엠 아이피 홀딩 비.브이. 플라즈마 보조 증착에 의해 갭 충진 층을 증착하는 방법
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TWI811348B (zh) 2018-05-08 2023-08-11 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
TW202349473A (zh) 2018-05-11 2023-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
TWI815915B (zh) 2018-06-27 2023-09-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
CN112292478A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
US11037799B2 (en) * 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Metal heterojunction structure with capping metal layer
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
CN111593319B (zh) 2019-02-20 2023-05-30 Asm Ip私人控股有限公司 用于填充在衬底表面内形成的凹部的循环沉积方法和设备
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
CN112635282A (zh) 2019-10-08 2021-04-09 Asm Ip私人控股有限公司 具有连接板的基板处理装置、基板处理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11885013B2 (en) 2019-12-17 2024-01-30 Asm Ip Holding B.V. Method of forming vanadium nitride layer and structure including the vanadium nitride layer
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
TW202129068A (zh) 2020-01-20 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 形成薄膜之方法及修飾薄膜表面之方法
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202140831A (zh) 2020-04-24 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含氮化釩層及包含該層的結構之方法
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR20210145080A (ko) 2020-05-22 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220006455A (ko) 2020-07-08 2022-01-17 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US11725280B2 (en) 2020-08-26 2023-08-15 Asm Ip Holding B.V. Method for forming metal silicon oxide and metal silicon oxynitride layers
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
CN115775768B (zh) * 2023-02-13 2023-07-04 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6627532B1 (en) 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
EP1077480B1 (en) 1999-08-17 2008-11-12 Applied Materials, Inc. Method and apparatus to enhance properties of Si-O-C low K films
US6316063B1 (en) 1999-12-15 2001-11-13 Intel Corporation Method for preparing carbon doped oxide insulating layers
US6350670B1 (en) 1999-12-17 2002-02-26 Intel Corporation Method for making a semiconductor device having a carbon doped oxide insulating layer
US6541367B1 (en) 2000-01-18 2003-04-01 Applied Materials, Inc. Very low dielectric constant plasma-enhanced CVD films
US6475810B1 (en) * 2000-08-10 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Method of manufacturing embedded organic stop layer for dual damascene patterning
US6573196B1 (en) 2000-08-12 2003-06-03 Applied Materials Inc. Method of depositing organosilicate layers
TW451449B (en) 2000-08-17 2001-08-21 United Microelectronics Corp Manufacturing method of dual damascene structure
US6531398B1 (en) 2000-10-30 2003-03-11 Applied Materials, Inc. Method of depositing organosillicate layers
US6500773B1 (en) 2000-11-27 2002-12-31 Applied Materials, Inc. Method of depositing organosilicate layers
US6486082B1 (en) 2001-06-18 2002-11-26 Applied Materials, Inc. CVD plasma assisted lower dielectric constant sicoh film
US6632735B2 (en) 2001-08-07 2003-10-14 Applied Materials, Inc. Method of depositing low dielectric constant carbon doped silicon oxide
US6440838B1 (en) 2001-11-20 2002-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Dual damascene structure employing laminated intermediate etch stop layer
US6670715B2 (en) * 2001-12-05 2003-12-30 United Microelectronics Corp. Bilayer silicon carbide based barrier
JP4338495B2 (ja) * 2002-10-30 2009-10-07 富士通マイクロエレクトロニクス株式会社 シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法
US6815332B2 (en) 2002-10-30 2004-11-09 Asm Japan K.K. Method for forming integrated dielectric layers
US7094661B2 (en) * 2004-03-31 2006-08-22 Dielectric Systems, Inc. Single and dual damascene techniques utilizing composite polymer dielectric film

Also Published As

Publication number Publication date
US20050260850A1 (en) 2005-11-24
US7271093B2 (en) 2007-09-18

Similar Documents

Publication Publication Date Title
JP2005340820A (ja) 低炭素ドープシリコン酸化膜及びそれを使ったダマシン構造
US6033584A (en) Process for reducing copper oxide during integrated circuit fabrication
US6909190B2 (en) Dual-damascene dielectric structures
US6812043B2 (en) Method for forming a carbon doped oxide low-k insulating layer
US6440878B1 (en) Method to enhance the adhesion of silicon nitride to low-k fluorinated amorphous carbon using a silicon carbide adhesion promoter layer
JP4566651B2 (ja) 低比誘電率膜を形成する方法
US7465676B2 (en) Method for forming dielectric film to improve adhesion of low-k film
US6815332B2 (en) Method for forming integrated dielectric layers
US20070020953A1 (en) Method for forming a high density dielectric film by chemical vapor deposition
US7138332B2 (en) Method of forming silicon carbide films
US6905964B2 (en) Method of fabricating self-aligned metal barriers by atomic layer deposition on the copper layer
US6277764B1 (en) Interlayered dielectric layer of semiconductor device and method of manufacturing the same
JP3173426B2 (ja) シリカ絶縁膜の製造方法及び半導体装置の製造方法
JP2000277515A (ja) 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
US20080188074A1 (en) Peeling-free porous capping material
US6255211B1 (en) Silicon carbide stop layer in chemical mechanical polishing over metallization layers
US6221794B1 (en) Method of reducing incidence of stress-induced voiding in semiconductor interconnect lines
US20070037383A1 (en) Method for damascene process
US20050095828A1 (en) Process for sealing plasma-damaged, porous low-k materials
JP4684866B2 (ja) 半導体装置の製造方法
US20080116578A1 (en) Initiation layer for reducing stress transition due to curing
JP4034197B2 (ja) 半導体装置の製造方法
US6171947B1 (en) Method of reducing incidence of stress-induced voiding in semiconductor interconnect lines
US20060166491A1 (en) Dual damascene interconnection having low k layer and cap layer formed in a common PECVD process
JP4747755B2 (ja) 有機絶縁膜とその作製方法，及び有機絶縁膜を用いた半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080331