JP2005340717A - 化合物半導体エピタキシャル基板 - Google Patents

化合物半導体エピタキシャル基板 Download PDF

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Abstract

【課題】
反りが少ない化合物半導体エピタキシャル基板を提供する。
【解決手段】
単結晶基板上にエピタキシャル成長させることにより形成され、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層を有してなり、さらに、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層を該単結晶基板の同一面側に有してなる化合物半導体エピタキシャル基板。単結晶基板上に化合物半導体の層をエピタキシャル成長させる化合物半導体エピタキシャル基板の製造方法において、該単結晶基板と格子定数が異なる前記化合物半導体層と前記応力補償層とをエピタキシャル成長させる製造方法。
【選択図】 図７

Description

本発明は、化合物半導体エピタキシャル基板に関する。
携帯電話のスイッチ等に用いられている高電子移動度電界効果型トランジスタ（ＨＥＭＴ）、ｐＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ ＨＥＭＴ）、歪量子井戸レーザー素子、ヘテロバイポーラトランジスタ（ＨＢＴ）等の素子の製造用に用いられる化合物半導体エピタキシャル基板は、単結晶基板上に単結晶基板とは少し異なる格子定数を有する化合物半導体をエピタキシャル成長させて製造される。
この単結晶基板と化合物半導体の格子定数が大きく異なると、膜が全く成長しないか、たとえ成長したとしても、格子緩和が起きて多量の転位が発生して素子製造用に用いることができないが、格子定数が少し異なる物質を成長させた場合、その膜厚が十分薄ければ、格子が歪むことにより転位の発生が抑えられ、該物質を該単結晶基板上にエピタキシャル成長させることができる。こうして得られる化合物半導体エピタキシャル基板においては、化合物半導体の結晶格子に格子歪が発生するため、格子歪に起因する応力により、化合物半導体エピタキシャル基板が反るという問題が発生する。
そこで、例えば、単結晶基板であるサファイア基板上にサファイア基板とは格子定数が異なる格子不整合化合物半導体層であるＧａＮ層をＭＯＣＶＤ法によりエピタキシャル成長させて製造される化合物半導体エピタキシャル基板において、サファイアとＧａＮの格子定数差により発生する引っ張り応力を相殺すべく、引っ張り応力を熱膨張差により発生させるために、サファイア基板の一方の面にＡｌＮ層を成長させた後、ＡｌＮ層を成長させたサファイア基板を反応炉から取り出して上下を反転させてから再び反応炉内に設置し、サファイア基板もう一方の面すなわちＡｌＮ層と反対側の面にＧａＮ等からなる化合物半導体層をエピタキシャル成長させた化合物半導体エピタキシャル基板が提案されている（例えば、特許文献１参照。）。
特開２００３−１１３０００号公報
本発明の目的は、反りが少ない化合物半導体エピタキシャル基板を提供することにある。
本発明者らは、化合物半導体エピタキシャル基板において、単結晶基板と、その一方の面の上に形成され、単結晶基板を構成する物質とは格子定数の異なる物質からなる格子不整合化合物半導体層が及ぼす応力の関係について鋭意検討した。その結果、単結晶基板上にエピタキシャル成長させることにより形成され、該単結晶基板と格子定数が異なり、格子緩和を生じていない格子不整合化合物半導体層を有してなる化合物半導体エピタキシャル基板が、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の物質からなり、格子緩和を生じていない応力補償層を該単結晶基板の該格子不整合化合物半導体層と同一面側に有してなるという、公知の層構造とは全く異なる化合物半導体エピタキシャル基板は反りが少ないことを見出し、本発明を完成させるに到った。しかも、該化合物半導体エピタキシャル基板は、単結晶基板の一方の面の上に化合物半導体の層をエピタキシャル成長させる化合物半導体エピタキシャル基板の製造において、前記格子不整合化合物半導体層をエピタキシャル成長させ、前記応力補償層をエピタキシャル成長させることにより製造することができるのであり、単結晶基板あるいは製造途中の化合物半導体エピタキシャル基板を反応炉から取り出して反転させる必要がないので、簡便に製造することができるのである。
すなわち本発明は、単結晶基板上にエピタキシャル成長させることにより形成され、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層を有してなる化合物半導体エピタキシャル基板であって、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層を該単結晶基板の該格子不整合化合物半導体層と同一面側に有してなることを特徴とする化合物半導体エピタキシャル基板を提供する。また本発明は、単結晶基板の一方の面上に化合物半導体の層をエピタキシャル成長させる化合物半導体エピタキシャル基板の製造方法において、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層と、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層とを、エピタキシャル成長させることを特徴とする化合物半導体エピタキシャル基板の製造方法を提供する。
本発明の化合物半導体エピタキシャル基板は、反りが小さく、ＨＥＭＴやＨＢＴ等の素子の製造用に好適に用いることができ、しかも本発明の化合物半導体エピタキシャル基板は簡便に製造することができるので、本発明は工業的に極めて有用である。
本発明の化合物半導体エピタキシャル基板は、単結晶基板上にエピタキシャル成長させることにより形成され、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層を有してなる化合物半導体エピタキシャル基板であって、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層を該単結晶基板の該格子不整合化合物半導体層と同一面側に有してなることを特徴とする。
本発明における応力補償層は、単結晶基板上にエピタキシャル成長させることにより形成され、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない層であり、該格子不整合化合物半導体層に生じる格子歪に起因する応力と逆方向の応力を単結晶基板に与える。
具体的には、例えば、図１のＩｎＧａＡｓ層以外は単結晶基板であるＧａＡｓ基板と格子整合するが、ＩｎＧａＡｓはＧａＡｓより格子定数が大きいので格子不整合化合物半導体層であり、ＩｎＧａＡｓ層はＧａＡｓ基板および他の層から圧縮応力を受け、ＧａＡｓ基板および他の層には引っ張り応力を及ぼす。その結果、エピタキシャル基板に反りが生じる。図４は反りの様子を示した模式図である。ＩｎＧａＡｓ層がＧａＡｓ基板および他の層に及ぼす引っ張り応力により、化合物半導体エピタキシャル基板全体は、上に凸となるように反る。
こうして発生する反りを低減するために、本発明の化合物半導体エピタキシャル基板は、ＩｎＧａＡｓとは逆に、ＧａＡｓ基板より格子定数が小さく、他の層とＧａＡｓ基板に対して圧縮応力を及ぼす応力補償層を前記単結晶基板の前記格子不整合化合物半導体層と同一面側に有してなる。この層の格子定数と膜厚を調整すれば反りが小さくなるように制御することができる。応力補償層に好適な化合物半導体層は、比較的ＧａＡｓとの格子定数差が小さく、しかも膜厚が制御しやすいものであり、ＩｎＧａＰ、ＧａＡｓＰ、ＩｎＡｌＰ、ＳｉＧｅ、ＡｌＡｓＰ、ＡｌＧａＡｓＰが挙げられる。
本発明の化合物半導体エピタキシャル基板に用いる単結晶基板としては、通常用いられているものを用いることができ、例えば、具体的には、ＧａＡｓ、ＧａＰ、ＩｎＰ、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＮ、ＡｌＮ、サファイアのいずれかからなる単結晶基板が挙げられる。
本発明の化合物半導体エピタキシャル基板に用い、単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層としては、通常用いられているものを用いることができ、具体的には、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＰ、ＩｎＡｓ、ＧａＡｓＳｂ、ＩｎＧａＮのいずれか一つ以上からなる化合物半導体層が挙げられる。
そして、本発明の化合物半導体エピタキシャル基板に用いる応力補償層としては、上記格子不整合化合物半導体層により適宜選ばれ、具体的には、ＩｎＧａＰ、ＧａＡｓＰ、ＩｎＡｌＰ、ＳｉＧｅ、ＡｌＡｓＰ、ＡｌＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＰ、ＡｌＧａＮからなる別化合物半導体の層が挙げられる。
これら単結晶基板の格子定数と、格子不整合化合物半導体層の格子定数と、別化合物半導体の格子定数の大小関係が、前記格子不整合化合物半導体層の格子定数が単結晶基板のそれより大きく、別化合物半導体の格子定数が単結晶基板のそれより小さい場合に本発明の効果が現れるので好ましい。具体的な物質の組合せとしては、単結晶基板−格子不整合化合物半導体−別化合物半導体の順に、ＧａＡｓ−ＩｎＧａＡｓ−ＡｌＧａＡｓＰ、ＧａＡｓ−ＧａＡｓＳｂ−ＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓ−ＩｎＧａＰ、ＧａＮ−ＩｎＧａＮ−ＡｌＧａＮ、ＳｉＣ−ＩｎＧａＮ−ＡｌＧａＮが挙げられ、ＧａＡｓ−ＩｎＧａＡｓ−ＡｌＧａＡｓＰ、ＧａＡｓ−ＧａＡｓＳｂ−ＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓ−ＩｎＧａＰがより好ましい。
上記のような本発明の化合物半導体基板に、電極等を設置すれば、ＨＥＭＴやＨＢＴ等の化合物半導体素子となる。
このような本発明の化合物半導体エピタキシャル基板は、単結晶基板の一方の面上に化合物半導体の層をエピタキシャル成長させる化合物半導体エピタキシャル基板の製造方法において、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層と、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層とを、エピタキシャル成長させることにより製造することができる。
本発明の製造方法において用いる単結晶基板、格子不整合化合物半導体層および応力補償層としては、前記のものを用いることができる。
以下、図面を参照して、本発明の化合物半導体エピタキシャル基板の製造方法の一例につき、詳細に説明する。なお、説明は単結晶基板としてＧａＡｓ単結晶基板を用いてなり、その上に、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層としてＩｎＧａＡｓチャネル層を有するＨＥＭＴ用の化合物半導体エピタキシャル基板を例として挙げるが、本発明はこの例に限定されるものではない。
各化合物半導体の層を成長させる工程は従来の技術を用いることができる。まず、図１に示した従来の層構造の化合物半導体エピタキシャル基板を作製する方法について説明する。図１において、１はＧａＡｓ単結晶基板、２はＧａＡｓ単結晶基板上に形成されたＧａＡｓバッファ層、３はＡｌＧａＡｓバッファ層である。４はｎ型不純物をドープしたｎ-ＡｌＧａＡｓ層からなるバック側電子供給層であり、バック側電子供給層４の上には、ＡｌＧａＡｓ層からなるバック側スペーサ層５が形成されている。６は２次元電子ガスが形成されるチャネル層で、そのＩｎ組成に応じて膜厚４０Åから１８０ÅのＩｎＧａＡｓからなる。このＩｎＧａＡｓの格子定数が、ＧａＡｓ単結晶基板の格子定数より大きく、ＩｎＧａＡｓ層は格子不整合化合物半導体層である。他の層は、ＧａＡｓ単結晶基板とほぼ格子整合している。チャネル層６の上には、ＡｌＧａＡｓ層からなるフロント側スペーサ層７、ｎ型不純物をドープしたｎ−ＡｌＧａＡｓ層からなるフロント側電子供給層８、ノンドープＡｌＧａＡｓ層９、ノンドープＧａＡｓ層１０、ｎ−ＧａＡｓコンタクト層１１が、この順序で形成されている。
化合物半導体エピタキシャル基板をＭＯＣＶＤ法により製造するのに使用される気相成長半導体製造装置の一例の概略を図２に示す。気相成長半導体製造装置は、図示していない原料供給装置から原料ガスが原料供給ライン１を通じて供給される反応炉２を備えている。反応炉２内にはＧａＡｓ基板３を加熱するためのサセプタ４が設けられている。サセプタ４は多角柱体であり、その表面には単結晶基板であるＧａＡｓ基板３が複数枚取り付けられている。サセプタ４は回転装置５によって回転できる構造となっている。サセプタ４の内部には、サセプタ４を加熱するための赤外線ランプ６が備えられている。赤外線ランプ６に加熱用電源７から加熱用の電流を流すことにより、ＧａＡｓ基板３を所望の成長温度に加熱することができる。この加熱により、原料供給ライン１を通じて反応炉２に供給される原料ガスがＧａＡｓ基板２上で熱分解し、ＧａＡｓ基板３上に所望の化合物半導体層を気相成長させることができるようになっている。反応炉２に供給された原料ガスのうち未反応の原料ガスは、排気ポート８より反応器の外部に排出され、排ガス処理装置へ送られる。
ＧａＡｓ単結晶基板としては、高抵抗の半絶縁性ＧａＡｓ単結晶基板であり、通常はＬＥＣ（Ｌｉｑｕｉｄ Ｅｎｃａｐｓｕｌａｔｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法により製造された単結晶基板が用いられ、ＶＢ（Ｖｅｒｔｉｃａｌ Ｂｒｉｄｇｅｍａｎ）法、ＶＧＦ（Ｖｅｒｔｉｃａｌ Ｇｒａｄｉｅｎｔ Ｆｒｅｅｚｉｎｇ）法などの製造方法により製造された単結晶基板を用いることもできる。
ＧａＡｓ単結晶基板１の表面を、洗浄、エッチング、洗浄、乾燥した後、気相成長半導体製造装置の反応炉内のサセプタ４に設置する。反応炉内を高純度水素で置換した後に、ＧａＡｓ単結晶基板の加熱を開始する。基板温度が、所望の成長温度に到達し安定したところで、反応炉内に砒素原料ガスを導入する。ＧａＡｓ層を成長させる場合には、砒素原料ガスの導入に続いてガリウム原料ガスを導入する。
ここで、従来のＡｌＧａＡｓバッファ層を成長させる場合には、砒素原料ガスの導入に続いてガリウム原料ガスおよびアルミニウム原料ガスを導入する。一方、例えば図７に示した層構造（ただし、ＨＥＭＴ用とするには、最上層にｎ−ＧａＡｓコンタクト層が必要となる。しかし、コンタクト層があるとＨａｌｌ測定ができないので、図７はＨａｌｌ測定が可能なコンタクト層の無い層構造を示している。）を有する本発明の化合物半導体基板においては、ＡｌＧａＡｓバッファ層に代えてＡｌＧａＡｓ1-xＰx層を応力補償層として成長させる。この層の成長には、砒素原料ガスとリン原料ガスの導入に続いて、ガリウム原料ガスおよびアルミニウム原料ガスを導入する。
また、ＩｎＧａＡｓ層を成長させる場合には、砒素原料ガスの導入に続いてガリウム原料ガスおよびインジウム原料ガスを導入する。
所望の組成、膜厚、キャリア濃度の化合物半導体層からなる層構造を作製するには、各原料の供給量と供給時間とを制御する。所望の積層構造の成長終了後、各原料の供給を停止して結晶成長を停止し、反応炉を冷却する。反応炉の冷却後、成長終了後の化合物半導体エピタキシャル基板を反応炉内から取り出して、化合物半導体層の成長工程を完了する。
砒素原料ガスとしては、一般に三水素化砒素（アルシン）を用いることが多いが、炭素数が１から４のアルキル基でアルシンの水素を置換したアルキルアルシンを用いることもできる。リン原料ガスとしては、通常はホスフィン（ＰＨ3）が用いられる。ガリウム、アルミニウム、インジウムの原料としては、各金属原子に炭素数が１から３のアルキル基もしくは水素が結合した、トリアルキル化物もしくは三水素化物が、通常用いられる。
化合物半導体層を電子供給層とするために用いるｎ型不純物ドーパントとしては、シリコン、ゲルマニウム、スズ、硫黄、セレンなどの水素化物、または炭素数が１から３のアルキル基を有するアルキル化物を用いることができる。
こうして製造され、図７に層構造を示した化合物半導体エピタキシャル基板において、ＩｎＧａＡｓチャネル層のＩｎ組成が０．２０、膜厚が１５０Åの時、ＡｌＧａＡｓＰの膜厚とＰの量が基板の反りにどのような影響を及ぼすかを、計算した結果を示すグラフを図５に示した。グラフの縦軸は基板の曲率半径を、横軸はＡｌＧａＡｓＰのＰの量（ＡｌＧａＡｓ1-xＰxのｘ）を示す。Ｐの量がゼロであるＡｌＧａＡｓバッファ層の場合、基板の曲率半径は約２００ｍとなる。Ｐの量が多くなるにつれ、曲率半径が大きくなり、徐々に反りが低減されていく。図５のグラフに示したように、Ｐの量を図５のグラフの少ない側から増加させてある特定の値に近づくと、曲率半径は急激に上昇して無限大になる。この点が反りゼロを示す。さらにＰの量が多くなると曲率の符合が＋から−に変わり、これは反りが逆方向になっていることをあらわしている。以上のように、ＡｌＧａＡｓバッファ層にＰを加えて特定の量とすることにより、エピタキシャル基板の反りを精密に制御することができる。
以下に本発明の実施例を示す。本発明はこれらの実施例に限定されるものではない。
比較例１
図３に示した構造のエピタキシャル基板をＭＯＣＶＤ法により結晶成長した。単結晶基板としては３インチ径の半絶縁性ＧａＡｓ基板を用いた。チャネル層のＩｎ組成は０．２０、膜厚は１５０Åとした。成長終了後のエピタキシャル基板を反応炉から取り出し、２次元電子ガスの電子ガス濃度、およびＨａｌｌ移動度をＶａｎ ｄｅｒ Ｐａｕｗ法により測定した。室温での２次元電子ガス濃度は１．７２×１０12／ｃｍ2、Ｈａｌｌ移動度は６２３０ｃｍ2／Ｖｓであった。市販の反り測定装置により化合物半導体エピタキシャル基板の反りを測定した。図６はその鳥瞰図および断面図である。格子不整合化合物半導体層であるＩｎＧａＡｓ層の引っ張り歪により基板がお椀型に反っていることがわかる。この反りを数値化した値で一般的に用いられている値であるＳＯＲＩ（ウエハ表面上で、焦平面上部の最も高い段差を持つ場所と、焦平面下部の最も低い段差を持つ場所との総合差の絶対値）は５．６２μｍであった。
実施例１
図７に示した構造において、応力補償層であるＡｌＧａＡｓＰ層３のＰの量を示すｘが０．０２２５となるようにした以外は比較例１と同様にして化合物半導体エピタキシャル基板をＭＯＣＶＤ法により製造した。Ｈａｌｌ移動度等の電気特性は比較例１のものと誤差の範囲内で変わらず、応力補償層を設けたことによる電気的特性の低下はなかった。ＳＯＲＩ値は３．８６μｍとＰの量がゼロの比較例１のものと比較して小さくなっていた。
実施例２
図７に示した構造でＡｌＧａＡｓＰ層３のＰの量を示すｘが０．０３５となるようにした以外は比較例１と同様にして化合物半導体エピタキシャル基板をＭＯＣＶＤ法により製造した。Ｈａｌｌ移動度等の電気特性は比較例１のものと誤差の範囲内で変わらず、応力補償層を設けたことによる電気的特性の低下はなかった。ＳＯＲＩ値は１．８５μｍと比較例１のものと比較して大幅に改善した。
従来のＨＥＭＴ用化合物半導体エピタキシャル基板の構造を示す図。 気相成長半導体製造装置の一例の概略を示す図。 特性評価に用いた従来のＨＥＭＴ用化合物半導体エピタキシャル基板の構造を示す図。 従来の化合物半導体エピタキシャル基板の反りの状況を示す模式図。 本発明の化合物半導体エピタキシャル基板における曲率半径とＡｌＧａＡｓ1-xＰxバッファ層に含まれるＰの量ｘとの関係を示す図。 ＡｌＧａＡｓバッファ層にＰを含まない従来のＨＥＭＴの反りの評価結果を示す図。 ＡｌＧａＡｓ1-xＰxバッファ層を有し、特性評価に用いた本発明のＨＥＭＴ用化合物半導体エピタキシャル基板の構造を示す図。

Claims (10)

  1. 単結晶基板上にエピタキシャル成長させることにより形成され、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層を有してなる化合物半導体エピタキシャル基板であって、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層を該単結晶基板の該格子不整合化合物半導体層と同一面側に有してなることを特徴とする化合物半導体エピタキシャル基板。
  2. 単結晶基板が、ＧａＡｓ、ＧａＰ、ＩｎＰ、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＮ、ＡｌＮ、サファイアのいずれかである請求項１に記載の化合物半導体エピタキシャル基板。
  3. 格子不整合化合物半導体層が、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＰ、ＩｎＡｓ、ＧａＡｓＳｂ、ＩｎＧａＮのいずれか一つ以上である請求項１または２に記載の化合物半導体エピタキシャル基板。
  4. 応力補償層がＩｎＧａＰ、ＧａＡｓＰ、ＩｎＡｌＰ、ＳｉＧｅ、ＡｌＡｓＰ、ＡｌＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＰ、ＡｌＧａＮのいずれか一つ以上からなる請求項１〜３のいずれかに記載の化合物半導体エピタキシャル基板。
  5. 請求項１〜４のいずれかに記載の化合物半導体エピタキシャル基板を用いてなることを特徴とする化合物半導体素子。
  6. 単結晶基板の一方の面上に化合物半導体の層をエピタキシャル成長させる化合物半導体エピタキシャル基板の製造方法において、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層と、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層とを、エピタキシャル成長させることを特徴とする化合物半導体エピタキシャル基板の製造方法。
  7. 単結晶基板がＧａＡｓ、ＧａＰ、ＩｎＰ、Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＮ、ＡｌＮ、サファイアのいずれかである請求項６に記載の製造方法。
  8. 格子不整合化合物半導体層が、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＰ、ＩｎＡｓ、ＧａＡｓＳｂ、ＩｎＧａＮのいずれか一つ以上である請求項６または７に記載の製造方法。
  9. 応力補償層がＩｎＧａＰ、ＧａＡｓＰ、ＩｎＡｌＰ、ＳｉＧｅ、ＡｌＡｓＰ、ＡｌＧａＡｓＰ、ＩｎＧａＡｓ、ＩｎＡｌＰ、ＡｌＧａＮのいずれか一つ以上からなる請求項６〜８のいずれかに記載の製造方法。
  10. 単結晶基板の一方の面上に化合物半導体の層をエピタキシャル成長させてなり、該単結晶基板と格子定数が異なり、格子緩和が生じていない格子不整合化合物半導体層を有する化合物半導体エピタキシャル基板に、該格子不整合化合物半導体層とは単結晶基板に対する格子定数の大小関係が逆の別化合物半導体からなり、格子緩和を生じていない応力補償層を設けることによる化合物半導体エピタキシャル基板の反り防止方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5451750B2 (ja) * 2009-03-31 2014-03-26 旭化成エレクトロニクス株式会社 半導体デバイス

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070044832A1 (en) * 2005-08-25 2007-03-01 Fritzemeier Leslie G Photovoltaic template
US8927392B2 (en) * 2007-11-02 2015-01-06 Siva Power, Inc. Methods for forming crystalline thin-film photovoltaic structures
US8236603B1 (en) 2008-09-04 2012-08-07 Solexant Corp. Polycrystalline semiconductor layers and methods for forming the same
JP4519196B2 (ja) 2008-11-27 2010-08-04 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
US8415187B2 (en) 2009-01-28 2013-04-09 Solexant Corporation Large-grain crystalline thin-film structures and devices and methods for forming the same
WO2010116699A1 (ja) * 2009-04-06 2010-10-14 住友化学株式会社 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス
KR101657327B1 (ko) * 2009-04-07 2016-09-13 스미또모 가가꾸 가부시키가이샤 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스
JP5627871B2 (ja) * 2009-10-30 2014-11-19 フューチャー ライト リミテッド ライアビリティ カンパニー 半導体素子およびその製造方法
CN102569364B (zh) * 2010-12-08 2014-05-14 中国科学院微电子研究所 一种高迁移率衬底结构及其制备方法
US8900969B2 (en) * 2012-01-27 2014-12-02 Skyworks Solutions, Inc. Methods of stress balancing in gallium arsenide wafer processing
US9093506B2 (en) 2012-05-08 2015-07-28 Skyworks Solutions, Inc. Process for fabricating gallium arsenide devices with copper contact layer
CN103594419B (zh) * 2012-08-16 2018-02-13 中国科学院微电子研究所 半导体器件制造方法
JP2014053418A (ja) * 2012-09-06 2014-03-20 Fujitsu Ltd 半導体装置
KR101626393B1 (ko) * 2013-12-31 2016-06-01 (재)한국나노기술원 스트레인 보상층을 포함한 기판 재활용 구조, 구조 생성 방법 및 소자 제작 방법
CN106030758B (zh) * 2014-03-28 2020-07-17 英特尔公司 选择性外延生长的基于iii-v材料的器件
US9530719B2 (en) 2014-06-13 2016-12-27 Skyworks Solutions, Inc. Direct die solder of gallium arsenide integrated circuit dies and methods of manufacturing gallium arsenide wafers
JP6287951B2 (ja) * 2015-05-14 2018-03-07 三菱電機株式会社 化合物半導体装置
JP2018170458A (ja) * 2017-03-30 2018-11-01 株式会社東芝 高出力素子
CN109994582B (zh) * 2018-01-02 2020-08-25 山东华光光电子股份有限公司 一种降低GaAs基外延片翘曲度的DBR结构
GB2612372A (en) * 2021-11-02 2023-05-03 Iqe Plc A layered structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02205326A (ja) * 1989-02-03 1990-08-15 Fujitsu Ltd 半導体装置
JPH0555707A (ja) * 1991-08-28 1993-03-05 Sumitomo Electric Ind Ltd 半導体超格子構造
JPH0563291A (ja) * 1991-08-30 1993-03-12 Toshiba Corp 半導体レーザ装置
JPH06244217A (ja) * 1993-02-19 1994-09-02 Matsushita Electric Ind Co Ltd ヘテロ接合半導体装置
JPH09148682A (ja) * 1995-11-20 1997-06-06 Furukawa Electric Co Ltd:The 半導体光素子
JP2004200433A (ja) * 2002-12-19 2004-07-15 Toshiba Corp 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752713B2 (ja) 1986-02-24 1995-06-05 沖電気工業株式会社 化合物半導体の成長方法
JPH0321093A (ja) * 1989-06-19 1991-01-29 Fujitsu Ltd 半導体発光装置
JPH05144727A (ja) 1991-11-19 1993-06-11 Nippon Steel Corp ヘテロエピタキシヤルウエーハの製造方法
US5391896A (en) * 1992-09-02 1995-02-21 Midwest Research Institute Monolithic multi-color light emission/detection device
JP3254823B2 (ja) * 1993-06-28 2002-02-12 住友化学工業株式会社 半導体エピタキシャル基板およびその製造方法
JP3428797B2 (ja) * 1996-02-08 2003-07-22 古河電気工業株式会社 半導体レーザ素子
JP2001053339A (ja) * 1999-08-11 2001-02-23 Toshiba Corp 半導体発光素子およびその製造方法
US6556602B2 (en) * 2000-12-05 2003-04-29 The Boeing Company Electron beam pumped semiconductor laser screen and associated fabrication method
JP5013238B2 (ja) 2001-09-11 2012-08-29 信越半導体株式会社 半導体多層構造
JP2003113000A (ja) 2001-10-05 2003-04-18 Hitachi Cable Ltd 半導体エピタキシャルウェハ及びその製造方法
JP2004055788A (ja) * 2002-07-19 2004-02-19 Sony Corp 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02205326A (ja) * 1989-02-03 1990-08-15 Fujitsu Ltd 半導体装置
JPH0555707A (ja) * 1991-08-28 1993-03-05 Sumitomo Electric Ind Ltd 半導体超格子構造
JPH0563291A (ja) * 1991-08-30 1993-03-12 Toshiba Corp 半導体レーザ装置
JPH06244217A (ja) * 1993-02-19 1994-09-02 Matsushita Electric Ind Co Ltd ヘテロ接合半導体装置
JPH09148682A (ja) * 1995-11-20 1997-06-06 Furukawa Electric Co Ltd:The 半導体光素子
JP2004200433A (ja) * 2002-12-19 2004-07-15 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5451750B2 (ja) * 2009-03-31 2014-03-26 旭化成エレクトロニクス株式会社 半導体デバイス

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