JP2005268281A - 半導体チップ及びこれを用いた表示装置 - Google Patents

半導体チップ及びこれを用いた表示装置 Download PDF

Info

Publication number
JP2005268281A
JP2005268281A JP2004074364A JP2004074364A JP2005268281A JP 2005268281 A JP2005268281 A JP 2005268281A JP 2004074364 A JP2004074364 A JP 2004074364A JP 2004074364 A JP2004074364 A JP 2004074364A JP 2005268281 A JP2005268281 A JP 2005268281A
Authority
JP
Japan
Prior art keywords
semiconductor chip
wiring
terminals
board
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004074364A
Other languages
English (en)
Other versions
JP4228948B2 (ja
Inventor
Daigo Miyasaka
大吾 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2004074364A priority Critical patent/JP4228948B2/ja
Priority to US11/077,031 priority patent/US7251010B2/en
Priority to CNB2005100550549A priority patent/CN100480787C/zh
Publication of JP2005268281A publication Critical patent/JP2005268281A/ja
Application granted granted Critical
Publication of JP4228948B2 publication Critical patent/JP4228948B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 半導体チップの構造において、プロセスの追加を行うことなく当該半導体チップの小面積化を実現し、かつ半導体チップの実装時の圧力バランスに優れた半導体チップの構造を提供することにある。
【解決手段】 半導体チップ３の制御線・電源線１４がガラス基板上に形成されている半導体チップ３の構造において、制御線・電源線１４と電気的に接続するための接続端子２２が半導体チップ３の長尺方向に並んで設けられることにより、半導体チップ３内での配線長を最小限に抑えることができる。配線長が短くできるので、半導体チップ３内配線の幅を細くすることができ、半導体チップ３の小面積化をはかることができる。
【選択図】 図２

Description

本発明は、実装構造及び接合構造に特徴を有する半導体チップ、並びにこれを用いた表示装置に関し、特に半導体チップの小面積化に関するものである。
近年、液晶や有機ＥＬ（Electro-luminescence）などを用いた表示装置は、薄型かつ軽量という特長によってノート型のコンピュータや携帯電話など、様々な分野で使用されている。更なる薄型化、小面積化及び軽量化のためには、狭額縁化すなわち表示画面部以外の面積を減らすことが求められる。
表示装置の額縁部には、表示部の画素を駆動するための半導体チップが実装されている。この半導体チップは、ＴＡＢ（Tape Automated Bonding）やＣＯＧ（Chip On Glass）などの技術によって、表示装置の額縁部に実装されている。どちらの実装技術においても、狭額縁化及び軽量化のためには、半導体チップの小面積化、特に半導体チップの幅を狭くすることが有効である。特にＣＯＧ技術は、半導体チップの突起電極（バンプ）を表示装置の基板の額縁部に、異方導電性フィルム（ＡＣＦ）などの導電性接着剤を用いて直接接続するので、半導体チップの幅が表示装置の狭額縁化に直接影響する。
表示装置の狭額縁化の従来技術として、以下に二種類を例示する。第一従来技術は額縁部の配線や半導体チップのバンプ構造を工夫した例（特許文献１）、第二従来技術は半導体チップそのものの形状を工夫した例（特許文献２）である。
第一従来技術は、ガラス基板に半導体チップを実装するとともにその駆動用配線を成膜する場合において、配線抵抗を低く抑えるために、駆動用配線と並列に接続されるチップ内配線を半導体チップの筐体内に設けている。これにより、狭額縁で表示品質の良い液晶表示装置を得ようとしている。
しかしながら、第一従来技術による小面積化は、半導体チップ側に低抵抗配線を設けることによって、半導体チップの幅を小さくできるものの、半導体チップ周囲の端子からの配線の引き回し面積が大きいので、狭額縁化への寄与は僅かとなっている。
一方、第二従来技術は、表示装置を駆動するための半導体チップを画面と同程度の長さのガラス基板とし、その上に駆動回路を構成し、これを表示用ガラス基板上に接続することにより、表示用ガラス基板での配線引き回し面積を減少させ、駆動回路の実装部分の小面積化を図っている。
この第二従来技術によれば、駆動回路ガラス基板の実質的に全面に駆動用半導体集積回路を形成し、この駆動用半導体集積回路上に絶縁膜を介して接続電極を雑音抑制可能に重ねた構成とすることにより、駆動回路実装部分を小面積化し、狭額縁な液晶表示装置を得ている。
特開２００３−１００９８２号公報（第４頁、図２） 特開２０００−２１４４７７号公報（第３頁、図１）
しかしながら、第二従来技術による小面積化においては、駆動回路ガラス基板を採用することにより、配線の引き回し面積が減少し全体として狭額縁化が実現できるものの、駆動用半導体集積回路上に絶縁膜を介して接続電極を雑音抑制可能に重ねて形成するために、その電極配置に大きな制限があるか、又は十分厚い絶縁膜を形成するプロセスを追加する必要がある。また、ダミー電極（ダミーバンプ）についても言及されておらず、端子が駆動回路ガラス基板の１辺に集中した構成となっている。
そこで、本発明の主な目的は、主に駆動回路ガラス基板を用いた半導体チップの構造において、プロセスの追加を行うことなく当該半導体チップの小面積化を実現し、かつ実装時の圧力バランスに優れた半導体チップの構造を提供し、かつそれを使用することによって狭額縁化された表示装置を提供することにある。
請求項１記載の半導体チップは、信号用又は電源用の配線が主基板上に形成され、この主基板上に実装される長方形状のものである。請求項２記載の半導体チップは、信号用又は電源用の配線がフレキシブル配線基板上に形成され、中継用の配線が主基板上に形成され、この主基板上に前記フレキシブル配線基板とともに実装され、前記信号用又は電源用の配線に前記中継用の配線を介して接続される長方形状のものである。請求項３記載の半導体チップは、信号用又は電源用の配線がフレキシブル配線基板上に形成され、このフレキシブル配線基板と主基板とが接続され、前記フレキシブル配線基板上に実装される長方形状のものである。請求項４記載の半導体チップは、信号用又は電源用の配線が副基板上に形成され、この副基板と主基板とがフレキシブル配線基板を介して接続され、前記副基板上に実装される長方形状のものである。そして、請求項１〜４記載の半導体チップは、前記配線に電気的に接続する複数の端子が当該半導体チップの長尺方向に並んで設けられたことを特徴とする。
また、前記複数の端子が前記長方形状の長辺付近に設けられた、としてもよい（請求項５）。前記複数の端子が単数又は複数の列からなり、前記複数の端子が接続する前記配線が複数からなり、前記各列の端子が前記各配線に対応して接続された、としてもよい（請求項６）。前記複数の端子が単数又は複数の列からなり、前記複数の端子が接続する前記配線が複数からなり、前記端子の列の各一つが前記配線の複数に対応し当該配線の長さ方向に周期的に異なる前記配線に接続された、としてもよい（請求項７）。前記複数の端子の少なくとも一部は、当該半導体チップ内で生成された電源電圧又は信号を出力するものである、としてもよい（請求項８）。前記端子の面積をＸ、前記端子の数をｎ、前記端子が接続する前記配線の配線長をＬかつ配線幅の平均をＷ、当該半導体チップの作成プロセスで許される最小配線幅をＷｌとし、前記端子が接続する前記配線と当該半導体チップの配線とが同じ材料で形成されているとき、前記端子の数ｎは ｎ
＜ √（ＷＬ／Ｘ) 又は ｎ ＜ Ｗ／Ｗｌ を満たす、としてもよい（請求項９）。前記端子の数をｎとしたとき、ｎ＞２を満たす、としてもよい（請求項１０）。前記配線に電気的に接続する複数の端子は、信号又は電源電圧の入力用であり、前記半導体チップの長辺の一方に配置され、前記半導体チップの長辺の他方に配置された信号の出力用の複数の端子を別に備えた、としてもよい（請求項１１）。前記端子が突起電極である、としてもよい（請求項１２）。
更に、前記主基板はガラス基板である、前記副基板はプリント基板又はフレキシブル配線基板である、前記半導体チップは半導体回路が搭載されたガラス基板である、としてもよい（請求項１３〜１５）。
本発明に係る表示装置は、前記主基板と本発明に係る半導体チップとを備えたものである。そして、前記主基板が表示部を少なくとも有するガラス基板であり、前記半導体チップが前記表示部を駆動又は制御する半導体回路を有する（請求項１６）。
換言すると、本発明の半導体チップの構造は、ガラス基板に半導体チップが実装され、この半導体チップの信号配線又は電源配線が上記ガラス基板上に形成されている半導体チップの構造において、前記信号配線又は前記電源配線と電気的に接続するための端子が半導体チップの長尺方向に並んで設けられていることを特徴とする。
また、本発明は次のように言い換えることもできる。
（１）．ガラス基板に半導体チップが実装され、前記半導体チップの信号配線又は電源配線が前記ガラス基板上に形成されている半導体チップの構造において、前記信号配線又は電源配線と電気的に接続するための端子が各配線に複数箇所ずつ半導体チップの長尺方向に並んで設けられていることを特徴とする半導体チップの構造。
（２）．ガラス基板に半導体チップとフレキシブル配線基板とが実装され、前記半導体チップの信号配線又は電源配線が前記フレキシブル配線基板上に形成されており、前記半導体チップと前記フレキシブル基板上の信号配線又は電源配線は前記ガラス基板上の配線を介して接続される半導体チップの構造において、前記信号配線又は電源配線と電気的に接続するための端子が各配線に複数箇所ずつ半導体チップの長尺方向に並んで設けられていることを特徴とする半導体チップの構造。
（３）．ガラス基板と配線が形成された基板とがフレキシブル配線基板を介して接続されており、前記配線が形成された基板に半導体チップが実装され、前記半導体チップの信号配線又は電源配線が、前記配線が形成された基板上に形成されている半導体チップの構造において、前記信号配線又は電源配線と電気的に接続するための端子が各配線に複数箇所ずつ半導体チップの長尺方向に並んで設けられていることを特徴とする半導体チップの構造。
（４）．フレキシブル配線基板がガラス基板と接続されており、前記フレキシブル配線基板に半導体チップが実装され、前記半導体チップの信号配線又は電源配線が前記フレキシブル配線基板上に形成されている半導体チップの構造において、前記信号配線又は電源配線と電気的に接続するための端子が各配線に複数箇所ずつ半導体チップの長尺方向に並んで設けられていることを特徴とする半導体チップの構造。
（５）．前記長尺方向に並んで設けられている端子は、前記半導体チップの長辺付近に設けられていることを特徴とする前記（１）乃至（４）のいずれかに記載の半導体チップの構造。
（６）．前記長尺方向に並んで設けられている端子による端子列は、前記信号配線又は電源配線ごとに接続されていることを特徴とする前記（１）乃至（５）のいずれかに記載の半導体チップの構造。
（７）．前記長尺方向に並んで設けられている端子には、周期的に異なる複数の前記信号配線又は電源配線が接続していることを特徴とする前記（１）乃至（５）のいずれかに記載の半導体チップの構造。
（８）．前記長尺方向に並んで設けられている端子の少なくとも一部には、前記半導体チップ内部で生成された電源電圧又は信号が接続されていることを特徴とする前記（６）又は（７）記載の半導体チップの構造。
（９）．接続端子の面積をＸ、接続端子の数をｎ、ガラス基板に設けられた長尺方向に伸びた配線の配線長をＬ、配線幅の平均をＷ、上記半導体チップの作成プロセスで許される最小配線幅をＷｌとし、ガラス基板に設けられた配線と半導体チップの配線が同じ材料で形成されているとき、接続端子の数ｎは
ｎ ＜ （ＷＬ／Ｘ)＾（１／２） 又は ｎ ＜ Ｗ／Ｗｌ
を満たすことを特徴とする前記（１）乃至（８）のいずれかに記載の半導体チップの構造。
（１０）．前記半導体チップは半導体回路が搭載されたガラス基板であることを特徴とする、前記（１）乃至（９）のいずれかに記載の半導体チップの構造。
（１１）．前記ラス基板は表示部を少なくとも有する基板であり、前記半導体チップは前記表示部を駆動又は制御するための半導体チップであることを特徴とする、前記（１）乃至（１０）のいずれかに記載の半導体チップの構造を使用した表示装置。
第一の効果は、基板上の配線と電気的に接続するための端子が半導体チップの長尺方向に並んで設けられることにより、半導体チップ内での配線長を最小限に抑えることができる。その理由は、各配線と各端子との距離が最短になるからである。したがって、配線長を短くできるので、半導体チップ内配線の幅を細くすることができ、幅が細い半導体チップの構造を実現することができる。
第二の効果は、基板上の配線と電気的に接続するための端子が半導体チップの長尺方向に並んで設けられることにより、これらの端子がダミーバンプと同じ効果、すなわち出力端子と協働して、搭載時の圧力バランスを均等にすることが可能となる。これは、ダミーバンプのための領域を不要とし、幅が細い半導体チップの構造を実現することができる。
また、これらの二つの効果によって、より狭額縁な表示装置を実現することができる。
本発明の第１実施形態について、図１に示す液晶表示装置の平面図、並びに、図２及び図３に示す半導体チップの構造を例として説明する。
図１の液晶表示装置は、第一の基板１と、透明な第二の基板２との間に液晶層（図示せず）を挟んで対向しており、シール材により貼り合わされている。第一の基板１及び透明な第二の基板２としてはガラス基板が主に使用されている。もちろん、液晶表示装置が実現できるのであれば、プラスティック基板などでもよい。第一の基板１は、透明な第二の基板２よりも、図１において右辺及び下辺で突出した構造になっている。この突出した部分には、図１に斜線で示した半導体チップ３，４がＡＣＦを介して搭載されている。半導体チップ３，４の詳細は後述するが、液晶を駆動するための回路などが搭載されている。また、液晶表示装置を駆動するための信号や電源電力を入力するためのフレキシブル配線基板５も、第一の基板１に搭載されている。フレキシブル配線基板５からの信号は、図示していないが、第一の基板１に設けられた配線を介して半導体チップ３，４などに送られる。
図１の点線で示した領域は表示部１１であり、第一の基板１上には、互いに交差する複数の走査線１２及び複数の信号線１３と複数の画素（図示せず）とを少なくとも備え、透明な第二の基板２には、透明電極を少なくとも備えて構成されている。複数の画素は、画素行列部において走査線１２と信号線１３との各交差部にマトリクス状に薄膜トランジスタ（ＴＦＴ）を介して設けられている。そして、複数の走査線１２へ出力する信号制御を行う走査線駆動用の半導体チップ３、複数の信号線１３へ出力する信号の制御を行う信号線駆動用の半導体チップ４が、それぞれ走査線１２、信号線１３に接続されて、表示部１１の画素を駆動する。
図２は図１で示した半導体チップ３を図１の紙面上から見たときの平面図である。半導体チップ３はフェースダウン実装されるので、図２に示している出力端子２１及び接続端子２２は半導体チップ３の第一の基板１上への実装面側に設けられている。出力端子２１及び接続端子２２は突起電極となっている。図中、出力端子２１は、半導体チップ３の長尺方向に伸びた表示部１１側にある辺（ここでは左辺）に並んで設けられており、それぞれ走査線１２と接続している。また、接続端子２２は半導体チップ３の出力端子２１がある辺の対辺（ここでは右辺）に並べて設けられている。また、接続端子２２は、半導体チップ３の残りの辺にも設けられている。これらの接続端子２２には半導体チップ３を駆動するための制御線・電源線１４が接続されている。制御線・電源線１４は第一の基板１上に形成されている。
図３は図１で示した半導体チップ４を図１の紙面上から見たときの平面図である。図２同様、図３に示している半導体チップ４の第一の基板１上への実装面側に、出力端子２１及び接続端子２２は設けられている。図３において出力端子２１は、半導体チップ４の長尺方向に伸びた表示部１１側にある辺（ここでは上辺）に並んで設けられており、それぞれ信号線１３と接続している。また接続端子２２の一部は、半導体チップ４の出力端子２１がある辺の対辺（ここでは下辺）、そして半導体チップ４の残りの辺に並べて設けられており、半導体チップ４を駆動するための制御線・電源線１４と接続されている。図２の半導体チップ３との接続の違いは、下辺に並べられた接続端子２２から伸びた制御線・電源線１４が、フレキシブル配線基板５に設けられたフレキシブル配線３１と接続している点である。
次に、本発明で得られる作用・効果について説明する。
図１に示すように、半導体チップ３，４は、走査線駆動用、信号線駆動用として各１個ずつ、それぞれ走査線１２端、信号線１３端に設けられていて、その長辺の長さが液晶表示装置の表示部１１の各辺の長さ程度となっている。半導体チップ３，４の出力端子２１から走査線１２及び信号線１３に接続するための引き回し配線の面積は、出力端子２１のピッチが走査線１２及び信号線１３のピッチに近いほど小さくなるので、これらのピッチをなるべく近づけることが望ましい。また、このような大面積の半導体チップ３，４は、シート当たりの取れ数やコストを鑑みると、ガラス基板から形成された駆動回路チップである方が望ましい。そして本発明の第一の効果は、このような長尺方向に配線を長く伸ばす必要があるほどその効果が大きい。
図２の半導体チップ３内には、そのチップ幅を最小にするように、駆動回路がほぼチップ全体に形成されている。そして、それら駆動回路を動かすための電源電圧は、電源より遠いほど、その電圧降下が大きくなる。よって、同じ材料で単位長あたりの抵抗値を下げるには配線を太くする必要があるが、半導体チップ３上では配線幅に限界がある。そこで、第一の基板１側に太い配線を設けることにより、接続端子２２までで生じる電圧降下を抑えることができる。
次に接続端子２２から各駆動回路までの電圧降下を最小にするには、接続端子２２間隔を狭くすることによって実現できる。半導体チップ３，４内の配線幅はなるべく細くしたいため、単位長あたりの配線抵抗が大きくなってしまうためである。ただし、接続端子２２の増加による回路面積増加と、配線幅減少による回路面積減少を比較して、後者が大きいところまで接続端子２２を増やすのが望ましい。
具体的な計算方法を以下に示す。ガラス基板に設けられた配線と半導体チップの配線が同じ材料で形成されているとする。接続端子の面積をＸ、接続端子の数をｎ、第一の基板に設けられた長尺方向に伸びた配線の配線長をＬ、配線幅の平均をＷとする。ｎ＝１のときの半導体チップ内配線の配線幅は、最大でもＷであると考えられる。そこで、ｎ＝１のときの半導体チップ内配線の配線幅をＷと仮定する。そのとき、接続端子の数をｎから１個増やしたときの配線幅は、接続端子から回路端までの電圧降下が同じとなるようにすると、Ｗ／ｎからＷ／（ｎ＋１）となる。よって、接続端子の増加による回路面積増加よりも、配線幅減少による回路面積減少が大きくなるのは、
Ｘ ＜ ｛Ｗ／ｎ − Ｗ／（ｎ＋１）｝Ｌ
のときである。ｎは１より十分大きいとすると、
ｎ ＜ √（ＷＬ／Ｘ)
を満たすように接続端子の数を設定すればよい。
一方、半導体チップ内の配線幅にはプロセスルールの制限によって、その最小値が設定されている。その最小値をＷｌとすると、
ｎ ＜ Ｗ／Ｗｌ
を満たすように接続端子の数を設定するのが回路の小面積化につながる。
上記半導体チップ長尺方向に伸びた配線が電源線であるならば、その配線の本数は電源電圧とグラウンドの２本以上であるほうが望ましい。この場合、図２に示すように半導体チップ３の長辺の接続端子２２を千鳥配置にして設けることができる。マトリクス状に接続端子２２を配置すると、接続端子２２が短辺方向に並んでしまうため、半導体チップ３の狭幅化にはあまり適さない。一方、図４に示すように、上記長辺の接続端子２２を１列に並べて、その両側から入れ子状にそれぞれの配線に接続してもよい。
更に、走査線駆動用の半導体チップ３では、表示部１１のＴＦＴのゲートをオンするための電圧とオフするための電圧とが別途必要となる。これらの電圧を外部から供給する場合、図５に示すように長尺方向に伸びた接続端子２２を千鳥配置として、２列構成とする。そして、それぞれの列の両側から入れ子状に配線を接続すれば、比較的狭い幅で４本の電源線に対応可能となる。
図３の半導体チップ４についても、図２の半導体チップ３とその接続端子２２の配置はほとんど同じである。ただし、信号線駆動用の半導体チップ４は、走査線駆動用の半導体チップ３と比較して消費電流量が多いため、低抵抗配線に対応するフレキシブル配線３１が半導体チップ４に隣接して設けられている。この構成においても、半導体チップ４内の電源線での電圧降下が小さくなるように、接続端子２２の間隔を狭くしていけばよい。また、図３では半導体チップ４の長辺の接続端子２２は千鳥配置となっているが、図６に示すように上記長辺の接続端子２２を１列に並べても同じ効果を有する。千鳥配置が望ましい例としては、図７のように、フレキシブル配線３１を介した配線の接続本数が多くなり、接続端子２２の間隔が狭くなったときが挙げられる。
このように上記半導体チップ長尺方向に伸びた配線としては、電源線を割り当てるのが望ましいが、制御線であっても問題ない。
以上のような構成により、主に駆動回路ガラス基板を用いた半導体チップの構造において、プロセスの追加を行うことなく、チップ内配線の狭幅化が可能となるので、当該半導体チップの小面積化を実現することができる。
次に第二の効果であるダミーバンプが不要となる点について説明する。これまで図２及び図３で説明したように、走査線駆動用の半導体チップ３、信号線駆動用の半導体チップ４ともに、長尺方向に接続端子２２を並べて設けている。この接続端子２２を出力端子２１が設けられている辺の対辺に設けることによって、出力端子２１と協働して、搭載時の圧力バランスを均等にすることが可能となる。よって、この接続端子２２がダミーバンプと同様の効果を有することから、ダミーバンプが不要となる。
また、ダミーバンプを不要とする観点から接続端子２２は、長辺の両端付近に以外の領域にも設けることが望ましい。よって、接続端子２２の数ｎは３個以上、すなわちｎ＞２と設定する。その接続端子２２もダミーバンプを不要とする程度に離れた位置に配置する。
以上のことから、半導体チップ内配線の幅を細くすることができ、幅が細い半導体チップの構造を提供することができる。また、接続端子が従来例で示したダミーバンプと同じ効果、すなわち出力端子と協働して、搭載時の圧力バランスを均等にすることが可能となる。これは、ダミーバンプのための領域を不要とし、幅が細い半導体チップの構造を提供することができる。
また、上記二つの効果によって、より狭額縁な表示装置を提供することができる。
次に、本発明の第２実施形態について図面を参照して詳細に説明する。図８は本発明の第２実施形態である液晶表示装置の平面図であり、図９、図１０は図８で示された半導体チップの構造の平面図及び配線との接続関係を示している。
第１実施形態である図１と異なる点は、走査線駆動用の半導体チップ３Ａ、信号線駆動用の半導体チップ４Ａがそれぞれ複数個に分割された構成となっている点である。その他の構成と作用は第１実施形態と同じである。
図７に示すように半導体チップ３Ａ，４Ａがそれぞれ分割されて構成されていても、図９及び図１０に示すように、第一の基板１上に設けられたそれぞれの制御・信号線１４は、半導体チップ３Ａ，４Ａの長辺に設けられた出力端子２１と接続端子２２との間を通ることから、表示装置の額縁は太くなることなく、構成することができる。
よって、半導体チップ３Ａ，４Ａはパネルサイズの大きさである必要はなく、各辺に複数個設けられた構成でも本発明が適用できる。
以上のような構成により、半導体チップ３Ａ，４Ａ内配線の幅を細くすることができ、接続端子２２がダミーバンプの役割をするので、幅が細い半導体チップ３Ａ，４Ａの構造を提供することができる
また、上記二つの効果によって、より狭額縁な表示装置を提供することができる。
本発明の第３実施形態について図面を参照して詳細に説明する。図１１は本発明の第３実施形態である半導体チップの構造を示している。第１実施形態である図２に示している半導体チップとの違いは、半導体チップ３の長尺方向に伸びた制御・電源線１４の他に、半導体チップ３内部での接続に用いられる第一の基板１上に設けられた内部配線１５と、内部配線１５に出力する信号を形成する内部回路２３とが、少なくとも設けてある点である。その他の構成と作用は第１実施形態と同じである。また、図１１の半導体チップ３は上記変更点を考慮すれば図１の液晶表示装置に適用することができ、その作用は第１実施形態と同じである。
内部回路２３では、少なくとも一部の制御・電源線１４から接続端子２２を介して入力された信号を処理する。処理された後の信号は、再び別の接続端子２２から第一の基板１上に形成された内部配線１５を介して、半導体チップ３の長尺方向に並んで設けられた接続端子２２に送られる。
上記のような構成とすることにより、半導体チップ３内で処理した後の信号（内部生成信号）に対しても、再び接続端子２２を介して第一の基板１上の配線を使用して、半導体チップ３内で設ける配線幅を細くすることが可能となる。このような構成を採る例としては、ＤＣ−ＤＣコンバータのような内部で電源電圧を生成する場合が考えられる。
以上のことから、半導体チップ３内の配線の幅を細くすることができ、接続端子２２がダミーバンプの役割をするので、幅が細い半導体チップ３の構造を提供することができる。
また、上記二つの効果によって、より狭額縁な表示装置を提供することができる。
本発明の第４実施形態について図面を参照して詳細に説明する。図１２は本発明の第４実施形態である半導体チップの構造を示している。第１実施形態の別の接続例２である図５で示している半導体チップとの違いは、半導体チップ３の長尺方向に並んだ接続端子２２の少なくとも一組が半導体チップ３の長辺（ここでは右辺）から離れた位置に配置されている点である。その他の構成と作用は第１実施形態と同じである。また、図１２の半導体チップ３は上記変更点を考慮すれば図１の液晶表示装置に適用することができ、その作用は第１実施形態と同じである。
図１２に示すように、半導体チップ３の長尺方向に並んだ接続端子２２の一部の配置に自由度をもたせても、ダミーバンプと同じ効果、作用を有する接続端子２２があれば本発明の第二の効果が得られる。接続端子２２の配置に自由度が増えてより適切な位置に置くことができれば、半導体チップ３内の配線長を短くすることができる。よって、半導体チップ３を狭幅化することができる。
以上のことから、半導体チップ３内の配線の幅を細くすることができ、接続端子２２がダミーバンプの役割をするので、幅が細い半導体チップ３の構造を提供することができる。
また、上記二つの効果によって、より狭額縁な表示装置を提供することができる。
本発明の第５実施形態について図面を参照して詳細に説明する。図１３は本発明の第５実施形態である液晶表示装置の平面図であり、図１４は図１３で示された信号線駆動用の半導体チップ４の構造の平面図及び配線との接続関係を示している。
第１実施形態である図１と異なる点は、フレキシブル配線基板がフレキシブル配線基板５Ａとフレキシブル配線基板５Ｂとに分割して設けられている点である。フレキシブル配線基板５Ａは、外部からの信号を第一の基板１に入力する。フレキシブル配線基板５Ｂは、信号線駆動用の半導体チップ４の長辺に並んで設けられている接続端子２２から伸びた制御線・電源線１４に接続する、フレキシブル配線３１が設けられている。その他の構成と作用は第１実施形態と同じである。
図１３及び図１４に示すように、フレキシブル配線基板を分割して設けることにより、コストが下がる可能性がある。フレキシブル配線基板のコストは、単位シート当たりの取れ数に影響され、単位シート当たりの取れ数は方形状などの簡単な構成の方が多いと考えられるからである。
よって半導体チップ３，４は、パネルサイズの大きさである必要はなく、各辺に複数個設けられた構成でも本発明が適用できる。
以上のような構成により、半導体チップ３，４内の配線の幅を細くすることができ、接続端子２２がダミーバンプの役割をするので、幅が細い半導体チップ３，４の構造を提供することができる
また、上記二つの効果によって、より狭額縁な表示装置を提供することができる。
第１実施形態から第５実施形態まででは、主に半導体チップがガラス基板上に搭載される実施形態について説明してきた。第６実施形態では、その他の実装形態、具体的にはフレキシブル配線基板やプリント基板に搭載される実施形態について説明する。ガラス基板以外に配線を設けても、本発明の第一の効果及び第二の効果は得られる。
図１５は本発明の第６実施形態である液晶表示装置の平面図であり、図１６は図１５で示された信号線駆動用の半導体チップ４の構造の平面図及び配線との接続関係を示している。
第５実施形態である図１３と異なるのは、フレキシブル配線基板５Ｂが、信号線駆動用の半導体チップ４と重ねて設けられており、かつ半導体チップ４と第一の基板１との間に設けられている点である。その他の点は第５実施形態と同じである。
第一の基板１上の信号線１３及び制御線・電源線１４と半導体チップ４とは、フレキシブル配線基板５Ｂの配線を介して接続される。すなわち、第一の基板１上の信号線１３は、フレキシブル配線基板５Ｂの第一の基板１側の面に設けられているフレキシブル配線基板裏接続端子によって電気的に接続され、上記裏接続端子は、フレキシブル配線基板５Ｂ内でその半導体チップ４側の面に設けられているフレキシブル配線基板表接続端子と接続されており、上記表接続端子が半導体チップ４の出力端子２２と電気的に接続されている。制御線・電源線１４と接続端子２２との接続も同様である。一方、フレキシブル配線基板５Ｂの配線３１と接続端子２２とは、直接接続されている。これは、フレキシブル配線基板５Ｂに半導体チップ４を搭載することにより実現する。これは、第５実施形態までの第一の基板１上の配線をフレキシブル配線５Ｂに置き換えているものである。以上のような構成にすることにより、フレキシブル配線基板５Ｂと半導体チップ４とを並列に第一の基板１上に搭載しない分、さらに第一の基板１の額縁を狭くすることができる。
図１５の構成では、信号線駆動用の半導体チップ４は第一の基板１上に重ねて設けられているが、図１７に示すように、額縁部より幅広いフレキシブル配線基板５と第一の基板１を接続し、第一の基板１の額縁部とは別の領域に信号線駆動用の半導体チップ４を設けてもよい。この場合、図１６では第一の基板１上に設けられた信号線１３及び制御線・電源線１４との接続のために、図１８に示すようにフレキシブル配線基板５に、フレキシブル配線の信号線３２及びフレキシブル配線の制御線・電源線３３が設けられている。信号線３２及び制御線・電源線３３は、出力端子２１と信号線１３との接続、及び接続端子２２と制御線・電源線１４との接続にそれぞれ用いられる。以上のような構成であっても本発明の第一の効果及び第二の効果を得ることができる。
図１７においてフレキシブル配線基板の構成をプリント基板に適用した例が図１９及び図２０である。図１９に示した液晶表示装置と図１７と異なる点は、図１７におけるフレキシブル配線基板５をプリント基板６に置き換え、フレキシブル配線３１，３２，３３をプリント基板の配線３４に置き換えている点、そしてプリント基板６と第一の基板１との接続は別のフレキシブル配線基板５Ｃを介して行っている点である。図２０の半導体チップの平面図も、上記異なる点に応じて図１８から構成が変更されている。その他の構成は図１７と同じである。このようにプリント基板６に信号線駆動用の半導体チップ４を搭載しても、明らかに本発明の第一の効果及び第二の効果を得ることができる。この例ではプリント基板を適用しているが、ガラス基板であっても、本発明の効果は得られる。
以上のような構成により、半導体チップ内配線の幅を細くすることができ、接続端子がダミーバンプの役割をするので、幅が細い半導体チップの構造を提供することができる
また、上記二つの効果によって、より狭額縁な表示装置を提供することができる。
本発明の実施形態をいくつか示したが、もちろん、これらの実施形態の構成をそれぞれ可能な範囲で組み合わせて構成してもよい。
本発明の各々の実施形態では半導体チップの構成として、走査線駆動用の半導体チップ３又は信号線駆動用の半導体チップ４を例として説明した実施形態もあるが、これに限るものではなく、それぞれ他の信号線駆動用半導体チップ、走査線駆動用半導体チップその他の半導体チップにも本発明は適用可能である。
また、本発明の実施形態では、液晶表示装置を例として説明したが、これに限ることはなく、有機ＥＬを用いた表示装置など、表示装置の各辺に駆動回路半導体チップを設ける構成の表示装置であれば本発明は適用可能である。
本発明の第１実施形態における液晶表示装置の平面図である。 本発明の第１実施形態における走査線駆動用半導体チップの平面図である。 本発明の第１実施形態における信号線駆動用半導体チップの平面図である。 本発明の第１実施形態における走査線駆動用半導体チップへの配線の別の接続例１である。 本発明の第１実施形態における走査線駆動用半導体チップへの配線の別の接続例２である。 本発明の第１実施形態における信号線駆動用半導体チップへの配線の別の接続例１である。 本発明の第１実施形態における信号線駆動用半導体チップへの配線の別の接続例２である。 本発明の第２実施形態における液晶表示装置の平面図である。 本発明の第２実施形態における走査線駆動用半導体チップの平面図である。 本発明の第２実施形態における信号線駆動用半導体チップの平面図である。 本発明の第３実施形態における走査線駆動用半導体チップの平面図及びその配線と端子の接続関係を示した図である。 本発明の第４実施形態における走査線駆動用半導体チップの平面図及びその配線と端子の接続関係を示した図である。 本発明の第５実施形態における液晶表示装置の平面図である。 本発明の第５実施形態における信号線駆動用半導体チップの平面図である。 本発明の第６実施形態において、半導体チップをフレキシブル配線基板上に搭載した構成を有する液晶表示装置の平面図である。 本発明の第６実施形態において、半導体チップをフレキシブル配線基板上に搭載した構成を有する液晶表示装置に搭載されている信号線駆動用半導体チップの平面図である。 本発明の第６実施形態において、半導体チップをフレキシブル配線基板上に搭載した構成を有する液晶表示装置の別の形態の平面図である。 本発明の第６実施形態において、半導体チップをフレキシブル配線基板上に搭載した構成を有する液晶表示装置の別の形態に搭載されている信号線駆動用半導体チップの平面図である。 本発明の第６実施形態において、半導体チップをプリント基板上に搭載した構成を有する液晶表示装置の平面図である。 本発明の第６実施形態において、半導体チップをプリント基板上に搭載した構成を有する液晶表示装置に搭載されている信号線駆動用半導体チップの平面図である。
符号の説明
１ 第一の基板
２ 透明な第二の基板
３、３Ａ 走査線駆動用の半導体チップ
４、４Ａ 信号線駆動用の半導体チップ
５、５Ａ、５Ｂ、５Ｃ フレキシブル配線基板
６ プリント基板
１１ 表示部
１２ 走査線
１３ 信号線
１４ 制御・電源線
２１ 出力端子
２２ 接続端子
２３ 内部回路
３２ フレキシブル配線
３４ プリント基板配線

Claims (16)

  1. 信号用又は電源用の配線が主基板上に形成され、この主基板上に実装される長方形状の半導体チップにおいて、
    前記配線に電気的に接続する複数の端子が当該半導体チップの長尺方向に並んで設けられた、
    ことを特徴とする半導体チップ。
  2. 信号用又は電源用の配線がフレキシブル配線基板上に形成され、中継用の配線が主基板上に形成され、この主基板上に前記フレキシブル配線基板とともに実装され、前記信号用又は電源用の配線に前記中継用の配線を介して接続される長方形状の半導体チップにおいて、
    前記中継用の配線に電気的に接続する複数の端子が当該半導体チップの長尺方向に並んで設けられた、
    ことを特徴とする半導体チップ。
  3. 信号用又は電源用の配線がフレキシブル配線基板上に形成され、このフレキシブル配線基板と主基板とが接続され、前記フレキシブル配線基板上に実装される長方形状の半導体チップにおいて、
    前記配線に電気的に接続する複数の端子が当該半導体チップの長尺方向に並んで設けられた、
    ことを特徴とする半導体チップ。
  4. 信号用又は電源用の配線が副基板上に形成され、この副基板と主基板とがフレキシブル配線基板を介して接続され、前記副基板上に実装される長方形状の半導体チップにおいて、
    前記配線に電気的に接続する複数の端子が当該半導体チップの長尺方向に並んで設けられた、
    ことを特徴とする半導体チップ。
  5. 前記複数の端子が前記長方形状の長辺付近に設けられた、
    請求項１乃至４のいずれかに記載の半導体チップ。
  6. 前記複数の端子が単数又は複数の列からなり、前記複数の端子が接続する前記配線が複数からなり、前記各列の端子が前記各配線に対応して接続された、
    請求項１乃至５のいずれかに記載の半導体チップ。
  7. 前記複数の端子が単数又は複数の列からなり、前記複数の端子が接続する前記配線が複数からなり、前記端子の列の各一つが前記配線の複数に対応し当該配線の長さ方向に周期的に異なる前記配線に接続された、
    請求項１乃至５のいずれかに記載の半導体チップ。
  8. 前記複数の端子の少なくとも一部は、当該半導体チップ内で生成された電源電圧又は信号を出力するものである、
    請求項１乃至７のいずれかに記載の半導体チップ。
  9. 前記端子の面積をＸ、前記端子の数をｎ、前記端子が接続する前記配線の配線長をＬかつ配線幅の平均をＷ、当該半導体チップの作成プロセスで許される最小配線幅をＷｌとし、前記端子が接続する前記配線と当該半導体チップの配線とが同じ材料で形成されているとき、前記端子の数ｎは ｎ
    ＜ √（ＷＬ／Ｘ) 又は ｎ ＜ Ｗ／Ｗｌ を満たす、
    請求項１乃至８のいずれかに記載の半導体チップ。
  10. 前記端子の数をｎとしたとき、ｎ＞２を満たす、
    請求項１乃至９のいずれかに記載の半導体チップ。
  11. 前記配線に電気的に接続する複数の端子は、信号又は電源電圧の入力用であり、前記半導体チップの長辺の一方に配置され、
    前記半導体チップの長辺の他方に配置された信号の出力用の複数の端子を別に備えた、
    請求項１乃至１０のいずれかに記載の半導体チップ。
  12. 前記端子が突起電極である、
    請求項１１記載の半導体チップ。
  13. 前記主基板はガラス基板である、
    請求項１乃至１２のいずれかに記載の半導体チップ。
  14. 前記副基板はプリント基板又はフレキシブル配線基板である、
    請求項４記載の半導体チップ。
  15. 前記半導体チップは半導体回路が搭載されたガラス基板である、
    請求項１乃至１４のいずれかに記載の半導体チップ。
  16. 前記主基板と請求項１乃至１５のいずれかに記載の半導体チップとを備えた表示装置であって、
    前記主基板が表示部を少なくとも有するガラス基板であり、前記半導体チップが前記表示部を駆動又は制御する半導体回路を有する、
    ことを特徴とする表示装置。
JP2004074364A 2004-03-16 2004-03-16 表示装置 Expired - Lifetime JP4228948B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004074364A JP4228948B2 (ja) 2004-03-16 2004-03-16 表示装置
US11/077,031 US7251010B2 (en) 2004-03-16 2005-03-11 Semiconductor chip and display device using the same
CNB2005100550549A CN100480787C (zh) 2004-03-16 2005-03-15 半导体芯片和利用其的显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004074364A JP4228948B2 (ja) 2004-03-16 2004-03-16 表示装置

Publications (2)

Publication Number Publication Date
JP2005268281A true JP2005268281A (ja) 2005-09-29
JP4228948B2 JP4228948B2 (ja) 2009-02-25

Family

ID=34985307

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004074364A Expired - Lifetime JP4228948B2 (ja) 2004-03-16 2004-03-16 表示装置

Country Status (3)

Country Link
US (1) US7251010B2 (ja)
JP (1) JP4228948B2 (ja)
CN (1) CN100480787C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091947A (ja) * 2007-12-13 2008-04-17 Renesas Technology Corp 半導体装置
KR100861153B1 (ko) * 2005-10-07 2008-09-30 가부시끼가이샤 르네사스 테크놀로지 반도체장치
US7763986B2 (en) 2005-12-19 2010-07-27 Samsung Electronics Co., Ltd. Semiconductor chip, film substrate, and related semiconductor chip package
JP2015070086A (ja) * 2013-09-27 2015-04-13 シナプティクス・ディスプレイ・デバイス株式会社 集積回路モジュール及び表示モジュール

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051013B1 (ko) * 2003-12-16 2011-07-21 삼성전자주식회사 구동 칩 및 이를 갖는 표시장치
KR100632257B1 (ko) * 2004-11-09 2006-10-11 삼성전자주식회사 액정 디스플레이 구동용 탭 패키지의 배선 패턴 구조
KR100736395B1 (ko) * 2005-07-07 2007-07-09 삼성전자주식회사 액정 표시 장치의 드라이버 ｉｃ 및 이를 위한 패드 배치방법
KR100765261B1 (ko) * 2006-07-11 2007-10-09 삼성전자주식회사 표시장치
KR100755975B1 (ko) * 2006-08-23 2007-09-06 삼성전자주식회사 휴대 단말기의 정보 표시방법
JP5291917B2 (ja) 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101783953B1 (ko) * 2010-12-27 2017-10-11 삼성디스플레이 주식회사 표시 장치 및 그 검사 방법
KR101879831B1 (ko) * 2012-03-21 2018-07-20 삼성디스플레이 주식회사 플렉시블 표시 장치, 유기 발광 표시 장치 및 플렉시블 표시 장치용 원장 기판
US9524683B2 (en) * 2012-07-20 2016-12-20 Sharp Kabushiki Kaisha Display device with signal lines routed to decrease size of non-display area
CN104637409B (zh) * 2014-12-26 2017-08-15 小米科技有限责任公司 窄边框及配置有窄边框的显示器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3235617B2 (ja) 1990-04-24 2001-12-04 セイコーエプソン株式会社 半導体チップの実装体とそれを用いた表示装置
JP3235613B2 (ja) 1990-04-24 2001-12-04 セイコーエプソン株式会社 半導体チップの実装体とそれを用いた表示装置
KR100209863B1 (ko) 1995-01-13 1999-07-15 야스카와 히데아키 반도체 장치 테이프 캐리어 패키지 및 디스플레이 패널 모듈
JP3405657B2 (ja) * 1996-11-29 2003-05-12 シャープ株式会社 テープキャリアパッケージ及びそれを使った表示装置
JP3570165B2 (ja) 1997-07-11 2004-09-29 カシオ計算機株式会社 表示装置
JP4401461B2 (ja) 1999-01-20 2010-01-20 三菱電機株式会社 液晶表示装置及びその製造方法
US6587177B2 (en) * 2000-02-02 2003-07-01 Casio Computer Co., Ltd. Connection structure of display device with a plurality of IC chips mounted thereon and wiring board
JP3648596B2 (ja) 2000-10-17 2005-05-18 カシオ計算機株式会社 半導体チップの接合構造およびその構造を備えた表示装置
JP2002366051A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 集積回路チップ及びこれを用いた表示装置
JP2003100982A (ja) 2001-09-21 2003-04-04 Matsushita Electric Ind Co Ltd 半導体チップの実装構造及びその構造を使用した液晶表示装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159650B2 (en) 2005-10-07 2015-10-13 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US9576924B2 (en) 2005-10-07 2017-02-21 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US8338968B2 (en) 2005-10-07 2012-12-25 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US7728442B2 (en) 2005-10-07 2010-06-01 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US8624403B2 (en) 2005-10-07 2014-01-07 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
KR100861153B1 (ko) * 2005-10-07 2008-09-30 가부시끼가이샤 르네사스 테크놀로지 반도체장치
US10957719B2 (en) 2005-10-07 2021-03-23 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US10304867B2 (en) 2005-10-07 2019-05-28 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
KR100933201B1 (ko) * 2005-10-07 2009-12-22 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
US9929185B2 (en) 2005-10-07 2018-03-27 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US8183142B2 (en) 2005-10-07 2012-05-22 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
KR100987479B1 (ko) * 2005-12-19 2010-10-13 삼성전자주식회사 반도체 칩 및 이를 이용한 반도체 칩 패키지
US7763986B2 (en) 2005-12-19 2010-07-27 Samsung Electronics Co., Ltd. Semiconductor chip, film substrate, and related semiconductor chip package
US8648477B2 (en) 2005-12-19 2014-02-11 Samsung Electronics Co., Ltd. Semiconductor chip, film substrate, and related semiconductor chip package
JP2008091947A (ja) * 2007-12-13 2008-04-17 Renesas Technology Corp 半導体装置
JP4585564B2 (ja) * 2007-12-13 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2015070086A (ja) * 2013-09-27 2015-04-13 シナプティクス・ディスプレイ・デバイス株式会社 集積回路モジュール及び表示モジュール

Also Published As

Publication number Publication date
CN1670580A (zh) 2005-09-21
US7251010B2 (en) 2007-07-31
US20050205888A1 (en) 2005-09-22
CN100480787C (zh) 2009-04-22
JP4228948B2 (ja) 2009-02-25

Similar Documents

Publication Publication Date Title
US7251010B2 (en) Semiconductor chip and display device using the same
JP3696512B2 (ja) 表示素子駆動装置およびそれを用いた表示装置
JP6497858B2 (ja) 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
US7567330B2 (en) Electro-optical device and electronic apparatus
JP2008052248A (ja) ディスプレイ装置及び軟性部材
US11121191B2 (en) Display device
JP4689202B2 (ja) 駆動装置及び表示装置
US8629443B2 (en) Active matrix substrate and display device
CN110828417A (zh) 集成电路封装及使用其的显示装置
JP2006267605A (ja) 表示装置
TW201807464A (zh) 顯示面板以及顯示裝置
JP4526415B2 (ja) 表示装置及び表示装置用ガラス基板
JP2005268282A (ja) 半導体チップの実装体及びこれを用いた表示装置
US20080119069A1 (en) Board device and board
JP2008020529A (ja) 表示素子
US9159657B2 (en) Semiconductor device
JP2005266394A (ja) 表示装置
US11189207B2 (en) Chip-on-film and display including the same
JP2005300920A (ja) 表示装置及び液晶表示装置
WO2016158747A1 (ja) 部品実装用フレキシブル基板および表示装置
JP2005301161A (ja) 表示装置
JP2005301205A (ja) 表示装置及びこれを用いた携帯端末
JP2006066674A (ja) 電気光学装置及び電子機器
JP2006189484A (ja) 配線構造及び部品実装構造
JP2009128566A (ja) 表示装置及び配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060911

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081020

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081124

R150 Certificate of patent or registration of utility model

Ref document number: 4228948

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111212

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111212

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 4

R154 Certificate of patent or utility model (reissue)

Free format text: JAPANESE INTERMEDIATE CODE: R154

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131212

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131212

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131212

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250