JP2008020529A

JP2008020529A - 表示素子

Info

Publication number: JP2008020529A
Application number: JP2006190324A
Authority: JP
Inventors: Kazuaki Igarashi; 和明五十嵐
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2006-07-11
Filing date: 2006-07-11
Publication date: 2008-01-31
Also published as: US20080018849A1

Abstract

【課題】製造工数および製品コストを抑制した液晶パネルを提供する。
【解決手段】バス配線部ＦＰＣ51の右端辺に位置する電源配線55の右端部と、バス配線部ＦＰＣ51の右辺に離間して対向したインターフェース部ＦＰＣ52の左辺に位置する電源バス配線65の左端部とを、ガラス基板11の実装部18の一主面上に設けたガラス内接続バス配線69により電気的に接続する。基板部25を、ＦＰＣ51，52の２つに分割でき、位置合わせが容易になり圧着回数を抑制できて、製造工数を抑制できる。ＦＰＣ51，52のそれぞれ形状を、四角形状などの単純な形状とすることが可能になるため、取り数が向上し、製品コストを抑制できる。
【選択図】図１

Description

本発明は、絶縁基板の一主面上に画素を駆動する複数の駆動手段を実装した表示素子に関する。

従来、表示素子としての液晶表示素子である液晶パネルにおいて、マトリクス状に複数の画素を有する有効表示部が絶縁基板としてのガラス基板上に形成され、この有効表示部の一辺に沿って、複数の画素を駆動する駆動手段としての複数の駆動用ＩＣであるゲートドライバおよびソースドライバが直接実装された、いわゆるＣＯＧ（Chip On Glass）実装が採用されている。

各駆動用ＩＣには、電源線および信号線などの複数の端子が設けられ、それぞれの駆動用ＩＣに対応する部分において、ＴＣＰ（Tape Carrier Package）、あるいはＦＰＣ（Flexible Printed Circuit）を経由して、外部回路を備えた基板と、絶縁基板の端部にて、異方性導電膜すなわちＡＣＦ（Anisotropic Conductive Film）を介して圧着されている（例えば、特許文献１参照。）。

そして、このようなＣＯＧ実装を採用した液晶パネルでは、各ドライバに信号および電源を供給する際にガラス基板上にバス配線を形成する場合、このガラス基板上のバス配線は抵抗値が高いため、特に電源配線が長くなると配線抵抗により電圧降下が発生して駆動用ＩＣ、特に電流が多く流れるソースドライバの誤動作が懸念されるので、ガラス基板上のバス配線の長さを抑制し、ＴＣＰ、あるいはＦＰＣ上に形成した比較的配線抵抗が小さいバス配線により外部回路などと電気的に接続することが好ましい（例えば、特許文献２参照。）。
特開平９−２８８２７９号公報特開２００５−１１４８０６号公報

しかしながら、上述の表示素子では、高精細、高信頼性のものほど、搭載するドライバ数に応じてＴＣＰ、あるいはＦＰＣの圧着回数が増加し、かつ、ガラス基板とＴＣＰ、あるいはＦＰＣとの位置合わせが容易でなくなり、製造工数が掛かるという問題点を有している。

また、上記のようなバス配線をＴＣＰ、あるいはＦＰＣに形成する場合には、形状が複雑で面積が大きいＴＣＰ、あるいはＦＰＣを作製しなければならず、このようなＴＣＰ、ＦＰＣは、取り数が少なくなり、製品コストが増すという問題点もある。

本発明は、このような点に鑑みなされたもので、製造工数および製品コストを抑制した表示素子を提供することを目的とする。

本発明は、絶縁基板と、この絶縁基板の一主面上に設けられた複数の画素と、前記絶縁基板の一主面上に実装され前記画素を駆動する複数の駆動手段と、これら駆動手段を外部回路と接続する基板部とを具備し、前記基板部は、前記絶縁基板の一主面上に物理的に接続される第１基板と、この第１基板に設けられ、一端部が、この第１基板の前記絶縁基板の一主面上の一端辺に位置するとともに、他端部が、前記駆動手段の端子に電気的に接続される第１配線と、前記第１基板と別体に設けられ、前記絶縁基板の一主面上に物理的に接続されて、前記第１基板の前記絶縁基板の一主面上の一端辺に対して一端辺が離間されて対向する第２基板と、この第２基板に設けられ、一端部が、この第２基板の前記絶縁基板の一主面上の前記一端辺に位置するとともに、他端部が外部回路に電気的に接続される第２配線と、前記絶縁基板の一主面上に設けられ、前記第１配線の前記一端部と前記第２配線の前記一端部とを電気的に接続する基板上配線とを備えているものである。

そして、第１基板の一端辺に位置する第１配線の一端部と、第１基板の一端辺に離間して対向した第２基板の一端辺に位置する第２配線の一端部とを、絶縁基板の一主面上に設けた基板上配線により電気的に接続する。

本発明によれば、基板部を第１基板と第２基板との２つに分割でき、かつ、位置合わせが容易で、圧着回数が抑制できるため、製造工数を抑制できるとともに、第１基板と第２基板とに分割することでこれら第１基板および第２基板のそれぞれの形状を単純化することが可能になるので、取り数を向上できて製品コストを抑制できる。

以下、本発明の第１の実施の形態の表示素子の構成を図１および図２を参照して説明する。

図１において、１は表示素子としてのアクティブマトリクス型の液晶表示素子である液晶パネルであり、この液晶パネル１は、アレイ基板３と対向基板４と、これらアレイ基板３および対向基板４の間に挟持されて保持された液晶層５とを有している。そして、この液晶パネル１の中央部には、画像表示が可能な画像表示領域である矩形状の有効表示部６が設けられている。この有効表示部６には、図示しない複数の画素が液晶パネル１の縦方向および横方向のそれぞれに沿ったマトリクス状に配置されている。さらに、液晶パネル１は、アレイ基板３と対向基板４との間に、図示しない配向膜を介して光変調層としての液晶組成物から構成された液晶層５を保持するべく、これらアレイ基板３と対向基板４とが図示しないシール剤にて貼り合わされている。また、これらアレイ基板３および対向基板４それぞれの外側に位置する外表面には、互いの偏光軸が直交するように図示しない偏光板がそれぞれ配置されている。

アレイ基板３は、透光性を有する絶縁基板としてのガラス基板11を備えており、このガラス基板11の一主面である内表面には、図示しない走査線すなわちゲート線と信号線すなわちソース線とが互いに略直交するように配置されている。さらに、これらゲート線およびソース線にて仕切られて囲まれた各領域のそれぞれに有効表示部６の画素が位置している。また、これら画素のそれぞれには、スイッチング素子としての図示しない薄膜トランジスタ（ＴＦＴ）と、画素電極とのそれぞれが設けられている。これら画素電極は、同一画素内の薄膜トランジスタに電気的に接続され、この薄膜トランジスタにて制御される。

さらに、ガラス基板11は、液晶パネル１の有効表示部６から図１に示す右方向と下方とにそれぞれ突出し、これら突出した部分が、それぞれ細長矩形状のＣＯＧ部としての額縁部である実装部17，18とされている。

実装部17の表面上には、液晶パネル１の有効表示部６の画素を駆動して画像を表示させる駆動手段としてのゲート線駆動ＩＣである複数（一部のみ図示）のゲートドライバ21が有効表示部６の図中右側にてガラス基板11の一端辺に沿って順次実装され、また、実装部18の表面上には、液晶パネル１の有効表示部６の画素を駆動して画像を表示させる駆動手段としてのソース線駆動ＩＣである複数、例えば４つのソースドライバ22が有効表示部６の図中下側にてガラス基板11の一端辺に隣接する端辺に沿って順次実装されている。これらドライバ21，22は、ガラス基板11の実装部17，18の表面に異方性導電膜23（以下、ＡＣＦ（Anisotropic Conductive Film）23という）を介して直接実装されてＣＯＧ（Chip On Glass）実装とされている。さらに、実装部18には、図示しない外部回路からドライバ21，22へと信号および電源を供給するための基板部25が、異方性導電膜26（以下、ＡＣＦ26という）を介して実装されている。

各ゲートドライバ21は、ガラス基板11の図中上下方向に沿って配設され、複数ずつのゲート線が電気的に接続されている。また、これらゲートドライバ21には、実装部17および実装部18に亘ってガラス基板11の表面上に形成された絶縁基板配線としてのガラス内バス配線28および基板部25を介して、外部回路から信号／電源が供給されている。

一方、各ソースドライバ22は、細長四角形状に形成され、ガラス基板11の図中左右方向に沿って略直線長手状に配設されている。また、各ソースドライバ22には、長手方向の両端部、すなわち図中左右両端部に、それぞれ出力端子としての出力バンプ31および入力端子としての入力バンプ32が設けられ、かつ、短手方向の一端部である有効表示部６と反対側、すなわち図中下端部に、接続出力端子としての接続出力バンプ33および接続入力端子としての接続入力バンプ34と、端子としてのバンプ35とが設けられ、さらに、短手方向の他端部である有効表示部６側、すなわち図中上端部に、各ソース線と電気的に接続される信号線接続端子としての図示しない複数のソース線用バンプが設けられている。

バンプ31，32は、基板部25を介して外部回路から基準電圧（リファレンス電圧）が供給される端子であり、隣接するソースドライバ22の入力バンプ32と基板上接続配線としてのガラス内バス配線41により電気的に接続され、図中右端部のソースドライバ22の入力バンプ32が、実装部18にてガラス基板11の表面上に形成された基板上接続配線としてのガラス内バス配線42により基板部25と電気的に接続されている。そして、これらガラス内バス配線42、入力バンプ32、出力バンプ31、ガラス内バス配線41、入力バンプ32、……、出力バンプ31、ガラス内バス配線41、入力バンプ32により、全てのソースドライバ22が電気的に直列な縦続接続、いわゆるカスケード接続されている。

ガラス内バス配線41は、隣接するソースドライバ22，22間に、図中左右方向に直線状に形成されている。

また、ガラス内バス配線42は、実装部18にて、基板部25から図中右端部に位置するソースドライバ22の入力バンプ32へと平面視でＬ字状に形成されている。

さらに、バンプ33，34は、基板部25を介して外部回路からソースドライバ22の信号が供給される端子であり、隣接するソースドライバ22のバンプ33，34が、基板上接続配線としてのガラス内バス配線44により電気的に接続され、図中右端部のソースドライバの接続入力バンプ34が、実装部18にてガラス基板11の表面上に形成された基板上接続配線としてのガラス内バス配線45により基板部25と電気的に接続されている。そして、これらガラス内バス配線45、接続入力バンプ34、接続出力バンプ33、ガラス内バス配線45、接続入力バンプ34、……、ガラス内バス配線44、接続入力バンプ34により、全てのソースドライバ22がカスケード接続されている。

ガラス内バス配線44は、図中上下方向に沿って直線状に形成されている。

ガラス内バス配線45は、実装部18にて、基板部25から図中右端部に位置するソースドライバ22の接続入力バンプ34へと平面視でＬ字状に形成されている。

そして、バンプ35は、基板部25を介して外部回路から各種電源が供給される端子であり、基板部25との間にて実装部18に形成された基板上接続配線としてのガラス内バス配線47により全てのソースドライバ22が電気的に並列に接続されている。

ガラス内バス配線47は、隣接するソースドライバ22，22の図中下端辺に沿って、略直線状に形成されている。

そして、基板部25は、第１基板としてのバス配線部ＦＰＣ（Flexible Printed Circuit）51と第２基板としてのインターフェース部ＦＰＣ52とを有し、これらＦＰＣ51，52が、ＡＣＦ26により実装部18上に物理的に接続されている。

バス配線部ＦＰＣ51は、図中最左端に位置するソースドライバ22に対応する位置から最右端に位置するソースドライバ22に対応する位置まで亘り左右方向に長手状の平面四角形状に形成され、ＡＣＦ26により図中上部のガラス基板11側の面が片面圧着部となり、他の部分が二層配線部となっている。また、このバス配線部ＦＰＣ51には、図中左右方向に沿って第１配線としての電源配線55が設けられている。この電源配線55は、各ソースドライバ22に電源を供給するもので、例えば、図２に示すように、グランド（ＧＮＤ）用のアース線55a、アナログ電源（ＡＶＤＤ）用のアナログ電源線55b、ロジック電源（ＤＶＤＤ）用のロジック電源線55c、および、共通電位（ＶＣＯＭ）用の共通電位線55dを有し、これら線55a〜55dが互いに略平行に形成されている。

ここで、これら線55a〜55dは、例えば銅箔などにより形成され、それらの各一端部が、ガラス基板11の実装部18上で、かつ、バス配線部ＦＰＣ51の一端辺である図２中の右端部に連続している。そして、線55a，55b，55cは、所定位置にてスルーホール57a，57b，57cを介して分岐線58a，58b，58c（これらを分岐線58という）が電気的に接続され、この分岐線58は、それぞれ図中上方に延設されて、図１に示すガラス内バス配線47と電気的に接続されている。したがって、電源配線55は、ガラス内バス配線47を介してソースドライバ22のバンプ35と電気的に接続されている。さらに、共通電位線55dは、他端部である図１中の左端部が図中上方へと屈曲され、実装部18上に設けられたガラス内バス配線61と電気的に接続され、このガラス内バス配線61が、共通電位端子62と電気的に接続されている。

一方、インターフェース部ＦＰＣ52は、液晶パネル１と外部回路とを接続するインターフェースとなっている部分であり、バス配線部ＦＰＣ51とは別体で平面四角形状に形成され、バス配線部ＦＰＣ51の図中右辺に、一端辺である図中左辺が離間されて対向するように実装部18に実装されている。また、このインターフェース部ＦＰＣ52には、一端部が図中左辺に位置し他端部が外部回路に電気的に接続される第２配線としての電源バス配線65が例えば銅箔などによりＬ字状に形成されているとともに、この電源バス配線65の側方に、それぞれガラス内バス配線45，42，28に電気的に接続されるバス配線66，67，68が例えば銅箔などにより直線状に形成されている。

電源バス配線65は、各ソースドライバ22に外部回路から電源を供給するもので、例えば、図２に示すように、グランド（ＧＮＤ）用のアース配線65a、アナログ電源（ＡＶＤＤ）用のアナログ電源配線65b、ロジック電源（ＤＶＤＤ）用のロジック電源配線65c、および、共通電位（ＶＣＯＭ）用の共通電位配線65dを有し、これら配線65a〜65dが互いに略平行に形成されている。そして、この電源バス配線65は、実装部18にてＦＰＣ51，52間に形成された基板上配線としてのガラス内接続バス配線69により電気的に接続されている。

このガラス内接続バス配線69は、バス配線部ＦＰＣ51に図中右辺とインターフェース部ＦＰＣ52の図中左辺との間に亘って、これらに垂直な直線状、すなわち、ＦＰＣ51，52間を最短距離で接続するように形成され、上記線55a，55b，55c，55dおよび配線65a，65b，65c，65dに対応した接続バス配線69a，69b，69c，69dを有し、これら接続バス配線69a〜69dが互いに略平行に形成されている。さらに、これら接続バス配線69a〜69dの他端部である図中左端部は、バス配線部ＦＰＣ51の電源配線55の線55a〜55dに電気的に接続されている。

そして、バス配線66〜68は、他端部である図中下端部が外部回路に電気的に接続され、この外部回路からのソースドライバ22の信号、基準電圧、および、ゲートドライバ21の信号／電源が入力されるものである。

次に、上記第１の実施の形態の組み立て動作を説明する。

各種膜などを形成したアレイ基板３と対向基板４とを互いに対向させてシール剤により所定の間隔を保持して貼り合わせた後、これら基板３，４間に液晶材料を封入して液晶層５を形成する。

この後、ガラス内バス配線28などを形成した実装部17の所定位置に、このガラス内バス配線28とバンプとを位置合わせしつつ図示しないＡＣＦを介してゲートドライバ21を圧着して実装するとともに、各配線41，42，44，45，47，61，69を形成した実装部18の所定位置に、これらガラス内バス配線41，42，44，45，47と各バンプ31〜35とを位置合わせしつつ、ＡＣＦ23を介してソースドライバ22を圧着して実装する。

さらに、各配線28，42，45，47，69と、配線68，67，66，65，58とを位置合わせしつつ、ＡＣＦ26を介して各ＦＰＣ51，52を実装部18の表面上に圧着して物理的に接続する。

このとき、バス配線部ＦＰＣ51の電源配線55と、インターフェース部ＦＰＣ52の電源バス配線65とが、ガラス内接続バス配線69を介して電気的に接続され、また、共通電位配線55dが、ガラス内バス配線61を介して共通電位端子62と電気的に接続される。

上述したように、上記第１の実施の形態によれば、バス配線部ＦＰＣ51の右端辺に位置する電源配線55の右端部と、バス配線部ＦＰＣ51の右辺に離間して対向したインターフェース部ＦＰＣ52の左辺に位置する電源バス配線65の左端部とを、ガラス基板11の実装部18の一主面上に設けたガラス内接続バス配線69により電気的に接続することにより、基板部25を、ＦＰＣ51，52の２つに分割でき、かつ、位置合わせが容易なため圧着回数を抑制できて、製造工数を抑制できるとともに、ＦＰＣ51，52のそれぞれ形状を、四角形状などの単純な形状とすることが可能になるため、これらＦＰＣ51，52を同一面積から取り出す際に無駄な部分が生じにくくなって取り数が向上し、ＦＰＣ51，52の単価を抑制でき、製品コストを抑制できる。

すなわち、ソースドライバ同士をカスケード接続する液晶パネルでは、ソースドライバ間毎に配線が必要となるため、液晶パネルが高精細、高信頼性のものほど、ＦＰＣの枚数が増加して圧着回数が多くなり、位置合わせなども煩雑となって、製造工数を要する一方で、これらＦＰＣを一体に形成すると、ＦＰＣの形状がＴ字、あるいはＬ字などの複雑な形状になって取り数が低下するのに対して、本実施の形態では、単純な形状のＦＰＣ51，52のみで基板部25を構成できるので、製造工数を低減しつつ取り数を向上できる。

特に、インターフェース部ＦＰＣ52には、バス配線部ＦＰＣ51だけでなく、ゲートドライバ21側などからの各種配線が集中するため、バス配線部ＦＰＣ51と形状を一致させることが容易でないから、このインターフェース部ＦＰＣ52をバス配線部ＦＰＣ51に対して分離することで、各ＦＰＣ51，52の形状を、より確実に単純化できる。

さらに、電源配線55と電源バス配線65とを、バス配線部ＦＰＣ51の右辺と、インターフェース部ＦＰＣ52の左辺とに垂直な直線状のガラス内接続バス配線69により接続する、すなわち、電源配線55と電源バス配線65とを、このガラス内接続バス配線69により最短距離でバイパス配線することで、ガラス内接続バス配線69の抵抗値を最小限に抑制でき、比較的抵抗値が大きいガラス内接続バス配線69による電圧降下を抑制でき、この電圧効果に伴う誤動作を防止できる。

特に、ソースドライバ22は、ゲートドライバ21と比較して、流れる電流値が大きいため、ガラス内接続バス配線69での電圧降下が生じやすいから、ガラス内接続バス配線69の長さを最短とすることで、ソースドライバ22に供給する電源の電圧降下を抑制し、液晶パネル１の誤動作を確実に防止でき、信頼性を向上できる。

なお、上記第１の実施の形態において、図３および図４に示す第２の実施の形態のように、共通電位端子62、共通電位線55dおよびガラス内バス配線61などを設けない液晶パネル１に対しても、上記第１の実施の形態と同様の構成を適用することで、同様の作用効果を奏することができる。

また、電源配線の数およびソースドライバ22の個数など、液晶パネル１の細部は、上記構成に限定されるものではない。

さらに、表示素子としては、液晶パネル１以外でも、例えば有機ＥＬ表示素子など、様々な表示素子を対応させることができる。

本発明の第１の実施の形態の表示素子の一部を示す平面図である。同上表示素子の要部を拡大して示す平面図である。本発明の第２の実施の形態の表示素子の一部を示す平面図である。同上表示素子の要部を拡大して示す平面図である。

符号の説明

１表示素子としての液晶パネル
11 絶縁基板としてのガラス基板
22 駆動手段としてのソースドライバ
25 基板部
35 端子としてのバンプ
51 第１基板としてのバス配線部ＦＰＣ
52 第２基板としてのインターフェース部ＦＰＣ
55 第１配線としての電源配線
65 第２配線としての電源バス配線
69 基板上配線としてのガラス内接続バス配線

Claims

絶縁基板と、
この絶縁基板の一主面上に設けられた複数の画素と、
前記絶縁基板の一主面上に実装され前記画素を駆動する複数の駆動手段と、
これら駆動手段を外部回路と接続する基板部とを具備し、
前記基板部は、
前記絶縁基板の一主面上に物理的に接続される第１基板と、
この第１基板に設けられ、一端部が、この第１基板の前記絶縁基板の一主面上の一端辺に位置するとともに、他端部が、前記駆動手段の端子に電気的に接続される第１配線と、
前記第１基板と別体に設けられ、前記絶縁基板の一主面上に物理的に接続されて、前記第１基板の前記絶縁基板の一主面上の一端辺に対して一端辺が離間されて対向する第２基板と、
この第２基板に設けられ、一端部が、この第２基板の前記絶縁基板の一主面上の前記一端辺に位置するとともに、他端部が外部回路に電気的に接続される第２配線と、
前記絶縁基板の一主面上に設けられ、前記第１配線の前記一端部と前記第２配線の前記一端部とを電気的に接続する基板上配線とを備えている
ことを特徴とした表示素子。
前記基板上配線は、前記第１基板の一端辺および前記第２基板の一端辺に対して垂直な直線状に設けられている
ことを特徴とした請求項１記載の表示素子。