JP2005259895A

JP2005259895A - ＳｉＣ半導体及びその製造方法

Info

Publication number: JP2005259895A
Application number: JP2004067700A
Authority: JP
Inventors: Yoshihisa Abe; 芳久阿部; Jun Komiyama; 純小宮山; Shunichi Suzuki; 俊一鈴木; Toru Kita; 徹喜多; Hideo Nakanishi; 秀夫中西
Original assignee: Toshiba Ceramics Co Ltd
Current assignee: Coorstek KK
Priority date: 2004-03-10
Filing date: 2004-03-10
Publication date: 2005-09-22

Abstract

【課題】ミスフィット転位による結晶欠陥を大幅に抑制した極めて高品質なＳｉＣ半導体の提供。
【解決手段】Ｓｉ単結晶基板２上にｃ−ＢＰ単結晶層４及びＳｉ単結晶層５′を炭化した３Ｃ−ＳｉＣ単結晶層５をこの順で介在して３Ｃ−ＳｉＣ単結晶膜６が形成されている。
【選択図】図１

Description

本発明は、Ｓｉ（シリコン、ケイ素）半導体に比べ半導体機能として優れた性能を持ち、短波長半導体発光素子、高周波及び高効率半導体素子等に用いられるＳｉＣ（炭化ケイ素）半導体及びその製造方法に関する。

３Ｃ−ＳｉＣ（立方晶炭化ケイ素）半導体は、一般に、Ｓｉ単結晶基板の表層を炭化処理して３Ｃ−ＳｉＣ単結晶層に変質させ、この３Ｃ−ＳｉＣ単結晶層上に３Ｃ−ＳｉＣ単結晶膜をエピタキシャル成長により積層して製造されている。
しかし、基板となるＳｉ単結晶と成長させる３Ｃ−ＳｉＣ単結晶との間には、格子定数差に伴う格子不整合があるため、３Ｃ−ＳｉＣ単結晶膜にミスフィット転位による結晶欠陥が多数発生し、デバイス作製時の問題となっている。
したがって、ＳｉとＳｉＣの格子定数差を緩和するような適当な物質によるバッファ（緩衝）層を設けることが望まれる。

従来、ＳｉＣ半導体としては、Ｓｉ単結晶基板上にｃ−ＢＰ（立方晶リン化ホウ素）単結晶層を介在させて３Ｃ−ＳｉＣ単結晶膜を形成したものが知られている。
このＳｉＣ半導体は、Ｓｉ単結晶基板上にｃ−ＢＰ単結晶層をエピタキシャル成長により積層した後、ｃ−ＢＰ単結晶層に３Ｃ−ＳｉＣ単結晶膜をエピタキシャル成長により積層することにより製造されるものである。
閃亜鉛鉱型構造の晶系を有するｃ−ＢＰの格子定数は、４．５３８オングストロームであり、３Ｃ−ＳｉＣの格子定数４．３５８オングストロームとほぼ同等であり、格子不整合によるミスフィット転位を抑制できるものと考えられる。
又、ｃ−ＢＰは、Ｓｉと格子定数にして１６．４％の違いがあるものの、Ｓｉ上にヘテロエピタキシャル成長できることが知られている。
更に、ｃ−ＢＰ上にＳｉをエピタキシャル成長できることも明らかとなっている。
特開２００３−０８１６５号公報 Journal of Crystal Grouwh 50(1980) 549-551「Multi layer Epitaxial Growth of BP and Si on Si Substrates」

本発明は、ミスフィット転位による結晶欠陥を大幅に抑制した極めて高品質なＳｉＣ半導体及びその製造方法の提供を課題とする。

本発明の第１のＳｉＣ半導体は、Ｓｉ単結晶基板上にｃ−ＢＰ単結晶層及びＳｉ単結晶層を炭化した３Ｃ−ＳｉＣ単結晶層をこの順で介在して３Ｃ−ＳｉＣ単結晶膜が形成されていることを特徴とする。

又、第２のＳｉＣ半導体は、第１のものにおいて、前記Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間にＢＰ低温成長層が介在されていることを特徴とする。

一方、第１のＳｉＣ半導体の製造方法は、Ｓｉ単結晶基板上にｃ−ＢＰ単結晶層及びＳｉ単結晶層をこの順でエピタキシャル成長により積層した後、Ｓｉ単結晶層を炭化処理して３Ｃ−ＳｉＣ単結晶層に変質させ、しかる後に、３Ｃ−ＳｉＣ単結晶層上に３Ｃ−ＳｉＣ単結晶膜をエピタキシャル成長により積層することを特徴とする。

又、第２のＳｉＣ半導体の製造方法は、第１の製法において、前記ｃ−ＢＰ単結晶層のエピタキシャル成長の前に、Ｓｉ単結晶基板上にＢＰ低温成長層を低温成長により積層することを特徴とする。

本発明の第１のＳｉＣ半導体及びその製造方法によれば、ｃ−ＢＰ単結晶層がＳｉ単結晶基板と３Ｃ−ＳｉＣ単結晶層との格子不整合によるミスフィット転位の抑制緩和層として機能すると共に、３Ｃ−ＳｉＣ単結晶層が３Ｃ−ＳｉＣ膜のエピタキシャル成長のテンプレートとして機能するので、ミスフィット転位を大幅に抑制して極めて高品質なＳｉＣ半導体とすることができる。

又、第２のＳｉＣ半導体及びその製造方法によれば、第１のもの及びその製法による作用効果の他、ＢＰ低温成長層がＳｉ単結晶基板とｃ−ＢＰ単結晶層との格子定数差に伴う応力の抑制緩和層として機能するので、ＳｉＣ半導体の品質をより一層高めることができる。

Ｓｉ単結晶基板は、Ｓｉ（１００）又はＳｉ（１１１）が好ましい。
ｃ−ＢＰ単結晶層の厚さは、１００〜１０００ｎｍが好ましく、より好ましくは４００〜１０００ｎｍである。
ｃ−ＢＰ単結晶層の厚さが、１００ｎｍ未満であると、ミスフィット転位の抑制緩和層としての機能を奏しない。一方、１０００ｎｍを超えると結晶性に変化はないので、これ以上成長させても品質に変わりはない。
Ｓｉ単結晶層を炭化した３Ｃ−ＳｉＣ単結晶層の厚さは、１〜５０ｎｍが好ましく、より好ましくは５〜２０ｎｍである。
Ｓｉ単結晶層を炭化した３Ｃ−ＳｉＣ単結晶層の厚さが、１ｎｍ未満であると、多結晶となる。一方、５０ｎｍを超えると、Ｓｉが完全に炭化されずに残ってしまい、ＢＰの格子緩和の効果が残ったＳｉによって打ち消されてしまう。
３Ｃ−ＳｉＣ単結晶膜の厚さは、１μｍ以上が好ましく、より好ましくは２μｍ以上である。
３Ｃ−ＳｉＣ単結晶膜の厚さが、１μｍ未満であると、ＳｉＣに残留した欠陥が減少しきれない。
又、ＢＰ低温成長層の厚さは、１〜５０ｎｍが好ましく、より好ましくは５〜２０ｎｍである。
ＢＰ低温成長層の厚さが、１ｎｍ未満であると、多結晶となる。一方、５０ｎｍを超えると、表面が荒れる。

一方、ｃ−ＢＰ単結晶層のエピタキシャル成長温度は、８００〜１１００℃が好ましく、より好ましくは８５０〜１０５０℃である。
ｃ−ＢＰ単結晶層のエピタキシャル成長温度が、８００℃未満であると、多結晶となり、品質が低下する。一方、１１００℃を超えると、ＢＰの分解が生じはじめて成長できない状態となる。
ｃ−ＢＰ単結晶層のエピタキシャル成長用の原料としては、Ｂ_２Ｈ_６（ジボラン）及びＰＨ３（ホスフィン）が用いられる。
Ｓｉ単結晶層のエピタキシャル成長温度は、７５０〜１１００℃が好ましく、より好ましくは８００〜９５０℃である。
Ｓｉ単結晶層のエピタキシャル成長温度が、７５０℃未満であると、多結晶となる。一方、１１００℃を超えると、多結晶となる。
Ｓｉ単結晶層のエピタキシャル成長用の原料としては、ＳｉＨ_４（モノシラン）が用いられる。
Ｓｉ単結晶層の炭化処理は、Ｃ_３Ｈ_８（プロパン）雰囲気において２５０〜１１５０℃（より好ましくは４５０〜１１５０℃）の温度で加熱して行う。
３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長温度は、１１００〜１３５０℃が好ましく、より好ましくは１１５０〜１２５０℃である。
３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長温度が、１１００℃未満であると、結晶性が著しく劣化する。一方、１３５０℃を超えると、基板Ｓｉのエッチングが著しくなる。
３Ｃ−ＳｉＣ単結晶膜のエピタキシャル成長用の原料としては、ＳｉＨ₄及びＣ_３Ｈ_８が用いられる。
又、ＢＰ低温成長層の低温成長温度は、４００〜７００℃が好ましく、より好ましくは、５５０〜６００℃である。
ＢＰ低温成長層の低温成長温度が、４００℃未満であると、多結晶となる。一方、７００℃を超えると、表面が荒れる。
ＢＰ低温成長層の低温成長用の原料としては、Ｂ_２Ｈ_６及びＰＨ_３が用いられる。
なお、原料のキャリアガスとしては、Ｈ₂（水素ガス）が用いられる。

図１は、本発明に係るＳｉＣ半導体の実施例１を示す概念的な断面図である。

このＳｉＣ半導体１は、Ｓｉ単結晶基板２上の（１００）面（図１においては上面）に、厚さ１０ｎｍ程度のＢＰ低温成長層３、厚さ１μｍ程度のｃ−ＢＰ単結晶層４及びＳｉ単結晶層を炭化した厚さ１０ｎｍ程度の３Ｃ−ＳｉＣ単結晶層５をこの順で介在して厚さ２μｍ程度の３Ｃ−ＳｉＣ単結晶膜６が形成されているものである。

上述したＳｉＣ半導体１を製造するには、先ず、Ｓｉ単結晶基板２をＨ₂雰囲気において１０００℃以上の温度で加熱することにより、自然酸化膜を除去した。
次に、Ｂ（ホウ素、ボロン）原料のＢ_２Ｈ_６とＰ（リン）原料のＰＨ₃をキャリアガスとしてのＨ_２と一緒に反応管に流し（図２（ａ）参照）、Ｓｉ単結晶基板２上にＢＰ低温成長層３（図２（ｂ）参照）を５８０℃の温度で１０ｎｍ程度の厚さに低温成長により積層した。
次いで、原料供給を止め、ｃ−ＢＰ単結晶のエピタキシャル成長温度である９５０℃までＳｉ単結晶基板２の温度を昇温し、再度Ｂ_２Ｈ_６及びＰＨ_３を供給して（図２（ｂ）参照）、ＢＰ低温成長層３上にｃ−ＢＰ単結晶層４（図２（ｃ）参照）を１μｍ程度の厚さにエピタキシャル成長により積層した。
次に、原料供給を止め、Ｓｉ単結晶のエピタキシャル成長温度である８５０℃までＳｉ単結晶基板２の温度を降温し、ＳｉＨ_４を供給して（図２（ｃ）参照）、ｃ−ＢＰ単結晶層４上にＳｉ単結晶層５′（図２（ｄ）参照）を１０ｎｍ程度の厚さにエピタキシャル成長により積層した。
次いで、上記温度を保持しながら、ＳｉＨ_４に代えてＣ_３Ｈ_８を供給して（図２（ｄ）参照）、Ｓｉ単結晶層５′を炭化処理し、１０ｎｍ程度の厚さの３Ｃ−ＳｉＣ単結晶層５（図２（ｅ）参照）に変質させた。
最後に、３Ｃ−ＳｉＣ単結晶のエピタキシャル成長温度である１１５０℃までＳｉ単結晶基板２の温度を昇温し、ＳｉＨ_４及びＣ_３Ｈ_８を供給して（図２（ｅ）参照）、３Ｃ−ＳｉＣ単結晶層５上に３Ｃ−ＳｉＣ単結晶膜６（図１参照）を２μｍ程度の厚さにエピタキシャル成長により積層した。

比較のため、ｃ−ＢＰ単結晶層を介在させることなく、Ｓｉ単結晶基板の表層を炭化処理して３Ｃ−ＳｉＣ単結晶層に変質させ、この３Ｃ−ＳｉＣ単結晶層上に３Ｃ−ＳｉＣ単結晶膜をエピタキシャル成長により積層して形成した従来のＳｉＣ半導体と実施例１のＳｉＣ半導体１の３Ｃ−ＳｉＣ単結晶膜のミスフィット転位による結晶欠陥を調べたところ、従来のものでは多数発生していたのに対し実施例１のものでは結晶欠陥が殆どなかった。

なお、上述した実施例１では、Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間にＢＰ低温成長層を介在させる場合について説明したが、これに限定されるものではなく、ＢＰ低温成長層を介在させなくてもよい。

本発明に係るＳｉＣ半導体の実施例１を示す概念的な断面図である。図１のＳｉＣ半導体の製造方法を示すもので、（ａ）は第１工程説明図、（ｂ）は第２工程説明図、（ｃ）は第３工程説明図、（ｄ）は第４工程説明図、（ｅ）は最終工程説明図である。

符号の説明

２Ｓｉ単結晶基板
３ＢＰ低温成長層
４ｃ−ＢＰ単結晶層
５３Ｃ−ＳｉＣ単結晶層
５′ Ｓｉ単結晶層
６３Ｃ−ＳｉＣ単結晶膜

Claims

Ｓｉ単結晶基板上にｃ−ＢＰ単結晶層及びＳｉ単結晶層を炭化した３Ｃ−ＳｉＣ単結晶層をこの順で介在して３Ｃ−ＳｉＣ単結晶膜が形成されていることを特徴とするＳｉＣ半導体。
前記Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間にＢＰ低温成長層が介在されていることを特徴とする請求項１記載のＳｉＣ半導体。
Ｓｉ単結晶基板上にｃ−ＢＰ単結晶層及びＳｉ単結晶層をこの順でエピタキシャル成長により積層した後、Ｓｉ単結晶層を炭化処理して３Ｃ−ＳｉＣ単結晶層に変質させ、しかる後に、３Ｃ−ＳｉＣ単結晶層上に３Ｃ−ＳｉＣ単結晶膜をエピタキシャル成長により積層することを特徴とするＳｉＣ半導体の製造方法。
前記ｃ−ＢＰ単結晶層のエピタキシャル成長の前に、Ｓｉ単結晶基板上にＢＰ低温成長層を低温成長により積層することを特徴とする請求項３記載のＳｉＣ半導体の製造方法。