JP2005150374A - 半導体装置の製造方法及び製造装置 - Google Patents

半導体装置の製造方法及び製造装置 Download PDF

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Abstract

【課題】 半導体装置の製造方法及び製造装置に関して、信頼性の向上を図ることにある。
【解決手段】 半導体装置の製造方法は、（ａ）半導体チップが実装される第１の領域と第１の領域の周囲の第２の領域とを有する配線基板であって、第１の領域から第２の領域に延びる端子が一方の面に形成されてなる配線基板の他方の面に、端子にオーバーラップし、かつ、第１の領域から第２の領域に一部がはみ出すように補強部材を設けること、（ｂ）配線基板における端子の面側から打ち抜くことによって、第１の領域と第２の領域との境目に沿って、端子を切断すること、（ｃ）配線基板における補強部材の面側から打ち抜くことによって、第１の領域と第２の領域との境目に沿って、補強部材の内側から外側に連続的に切断すること、を含む。
【選択図】 図３

Description

本発明は、半導体装置の製造方法及び製造装置に関する。
半導体装置の一形態であるＣＯＦ（Chip On Film）では、配線基板に補強部材が貼り付けられる。補強部材は、配線パターンの端子を補強するものであり、これによって端子をコネクタに挿入することが可能になる。補強部材は、配線基板に貼り付けられた後に、配線基板ごと所定形状に切断される。
従来、この切断工程は、配線基板のいずれかの面側からの１回の加工によって行っていた。これによれば、配線基板の端子の領域を切断したときに、端子が剥がれる方向にバリが生じることがあった。あるいは、補強部材の内側から外側に連続的に切断したときに、半導体装置の最終製品となる領域に亀裂又は圧痕が生じることがあった。従来、これらの弊害を同時に改善することは難しかった。
本発明の目的は、半導体装置の製造方法及び製造装置に関して、信頼性の向上を図ることにある。
国際公開第ＷＯ００／４８２４３号パンフレット
（１）本発明に係る半導体装置の製造方法は、
（ａ）半導体チップが実装される第１の領域と前記第１の領域の周囲の第２の領域とを有する配線基板であって、前記第１の領域から前記第２の領域に延びる端子が一方の面に形成されてなる配線基板の他方の面に、前記端子にオーバーラップし、かつ、前記第１の領域から前記第２の領域に一部がはみ出すように補強部材を設けること、
（ｂ）前記配線基板における前記端子の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記端子を切断すること、
（ｃ）前記配線基板における前記補強部材の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記補強部材の内側から外側に連続的に切断すること、
を含む。本発明によれば、第１の領域と第２の領域との境目に沿って切断する工程を、端子を切断する工程と、補強部材の内側から外側に連続的に切断する工程と、に分割して行う。したがって、端子の剥離を防止するための加工と、第１の領域への亀裂を防止するための加工との両方を実現することができ、半導体装置の信頼性の向上を図ることができる。
（２）この半導体装置の製造方法において、
前記（ｂ）工程を行った後に、前記（ｃ）工程を行ってもよい。
（３）この半導体装置の製造方法において、
前記（ｃ）工程を行った後に、前記（ｂ）工程を行ってもよい。
（４）この半導体装置の製造方法において、
前記（ｂ）工程で、前記第１の領域を固定するためにプレスした状態で前記第２の領域を打ち抜くことによって、前記端子を切断してもよい。これによれば、第１の領域における端子の剥離を防止できるので、半導体装置の信頼性の向上を図ることができる。
（５）この半導体装置の製造方法において、
前記（ｂ）工程で、前記第１の領域と前記第２の領域との境目に沿ってスリット形状に打ち抜いてもよい。これによれば、配線基板の外形を変えずに、例えば後工程の（ｃ）工程を行うことができる。
（６）この半導体装置の製造方法において、
前記（ｃ）工程で、前記第１の領域を固定するためにプレスした状態で前記第２の領域を打ち抜くことによって、前記補強部材の内側から外側に連続的に切断してもよい。これによれば、第２の領域を打ち抜くので、第１の領域には亀裂が生じない又は生じにくくなっており、半導体装置の信頼性の向上を図ることができる。
（７）この半導体装置の製造方法において、
前記（ｃ）工程で、前記第１の領域と前記第２の領域との境目に沿ってスリット形状に打ち抜いてもよい。これによれば、配線基板の外形を変えずに、例えば後工程の（ｂ）工程を行うことができる。
（８）この半導体装置の製造方法において、
前記（ｂ）及び（ｃ）工程によって、前記第１の領域と前記第２の領域との境目の全部に沿って切断してもよい。これによれば、第１の領域を個片に切断する。
（９）この半導体装置の製造方法において、
前記（ｂ）及び（ｃ）工程によって、前記第１の領域と前記第２の領域との境目の一部に沿って切断してもよい。こうすることで、配線基板の外形で第１の領域を取り扱うことができるので、半導体装置の管理が容易になる。
（１０）この半導体装置の製造方法において、
前記配線基板は、複数の前記第１の領域を有し、
前記配線基板を一対の第１及び第２のリールに掛け渡し、前記第１のリールから送り出して前記第２のリールに巻き取らせる間に、前記（ｂ）及び（ｃ）工程の少なくとも１つの工程を行ってもよい。
（１１）この半導体装置の製造方法において、
前記（ａ）工程で、前記補強部材を、接着材料を介して前記配線基板に貼り付けてもよい。
（１２）この半導体装置の製造方法において、
前記接着材料は、エネルギー硬化型接着材料であり、
前記（ｂ）及び（ｃ）工程前に、エネルギーを加えて、前記接着材料を硬化させることをさらに含んでもよい。これによれば、補強部材の内側を切断するときに、配線基板と補強部材との間に介在する接着材料が切断ツールに付着するのを防止することができる。また、接着材料が硬化していれば、切断工程後における配線基板と補強部材との剥離も防止される。
（１３）本発明に係る半導体装置の製造装置は、
半導体チップが実装される第１の領域と前記第１の領域の周囲の第２の領域とを有する配線基板であって、前記第１の領域から前記第２の領域に延びる端子が一方の面に形成されてなる配線基板を切断する切断セクションを含み、
前記配線基板の他方の面には、前記端子にオーバーラップし、かつ、前記第１の領域から前記第２の領域に一部がはみ出すように補強部材が設けられ、
前記切断セクションは、
前記配線基板における前記端子の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記端子を切断する第１の切断セクションと、
前記配線基板における前記補強部材の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記補強部材の内側から外側に連続的に切断する第２の切断セクションと、
を含む。本発明によれば、第１の領域と第２の領域との境目に沿って切断する切断セクションを、端子を切断する第２の切断セクションと、補強部材の内側から外側に連続的に切断する第１の切断セクションと、に分割して行う。したがって、端子の剥離を防止するための加工と、第１の領域への亀裂を防止するための加工との両方を実現することができ、半導体装置の信頼性の向上を図ることができる。
（１４）この半導体装置の製造装置において、
前記第１の切断セクションは、前記第１の領域を固定するためにプレスするダイと、前記第２の領域を打ち抜くパンチと、を含んでもよい。これによれば、第１の領域における端子の剥離を防止できるので、半導体装置の信頼性の向上を図ることができる。
（１５）この半導体装置の製造装置において、
前記第２の切断セクションは、前記第１の領域を固定するためにプレスするダイと、前記第２の領域を打ち抜くパンチと、を含んでもよい。これによれば、第２の領域を打ち抜くので、第１の領域には亀裂が生じない又は生じにくくなっており、半導体装置の信頼性の向上を図ることができる。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１〜図４は、本発明の実施の形態に係る半導体装置の製造方法及び製造装置を説明する図である。図１は本実施の形態で使用される配線基板の平面図であり、配線基板には半導体チップが実装されている。図２は、リール・トゥ・リール搬送における切断工程を説明する図であり、配線基板の断面図が示されている。図３（Ａ）〜図３（Ｃ）及び図４は、配線基板の切断工程を説明する図である。
図１に示すように、配線基板１０は、第１の領域１２（２点鎖線で囲まれた領域）と、第１の領域１２の周囲の第２の領域１４と、を有する。第１の領域１２は最終製品の平面形状をなし、半導体装置の製造段階では視覚的に認識できない領域であってもよい。本実施の形態では、配線基板１０は、複数の第１の領域１２を有する。複数の第１の領域１２は、１列（図１では省略してあるが上下の方向）に配列されていてもよいし、複数行複数列に配列されてもよい。本実施の形態では、ＣＯＦ（Chip On Film）型の半導体装置を製造する。
図１に示すように、配線基板１０は、ベース基板２０と、配線パターン３０と、を含む。ベース基板２０は、絶縁材料からなるフィルムであり、配線パターン３０を支持するものである。ベース基板２０は、有機系の材料（例えば樹脂）で形成されたフレキシブル基板であってもよい。図１に示す例では、ベース基板２０は、長尺状をなし、端部に複数の穴２２が形成されている。穴２２を位置決めに使用してもよい。
配線パターン３０は、ベース基板２０の一方の面に形成されており、第１の領域１２に形成されている。複数の第１の領域１２のそれぞれに、配線パターン３０が形成されていてもよい。配線パターン３０の一部（例えば後述する第１の端子４０の一部及び第２の端子４２の一部）は、第２の領域１４に形成されていてもよい。配線パターン３０は、導電材料（例えば銅（Ｃｕ）や金（Ａｕ））からなり、複数の配線３２，３４，３６，３８を有する。各配線３２〜３８は、その一方の端部を半導体チップ接続用の端子として、半導体チップ５０の搭載領域まで延びている。各配線３２〜３８の他方の端部は、半導体装置の外部接続用の端子（第１及び第２の端子４０，４２）となっている。図１に示す例では、配線３２は第１の端子（例えば入力端子）４０を有し、配線３４〜３８は第２の端子（例えば出力端子）４２を有する。第１の端子４０は、配線３２のその他の部分よりも幅が大きくなっていてもよい。図１に示すように、複数の第１の端子４０は、第１の領域１２と第２の領域１４との境目（図１の２点鎖線）に沿って一直線に配列されている。第１の端子４０は、第１の領域１２から第２の領域１４に延びている。第１の端子４０は、電気メッキ用に形成されるメッキリード４４に接続されていてもよい。これらのことは、第２の端子４２についても同様である。なお、メッキリード４４は、第２の領域１４を通過して、複数の配線パターン３０に電気的に接続されている。
図２に示すように、配線基板１０には、配線パターン３０の形成された面に絶縁膜（例えばソルダレジスト）４６が形成されていてもよい。絶縁膜４６は、上述の半導体チップ接続用の端子や、外部接続用の第１及び第２の端子４０，４２を避けて、配線パターン３０を覆っている。
配線基板１０には、配線パターン３０に電気的に接続するように半導体チップ５０が実装されている。半導体チップ５０は、駆動ＩＣであり、内部に集積回路が形成されている。半導体チップ５０は、第１の領域１２に、例えばフェースダウンボンディングされていてもよい。図２に示すように、半導体チップ５０と配線基板１０との間には、アンダーフィル材（樹脂）４８が設けられている。なお、図１では省略してあるが、配線基板１０にはその他の電子部品が実装されていてもよい。
まず、上述の配線基板１０における配線パターン３０（第１の端子４０）とは反対の面（ベース基板２０の面）に、補強部材５２を設ける。補強部材５２は、端子（例えば第１の端子４０）をコネクタに挿入可能にするために、配線基板１０における端子（例えば第１の端子４０）の形成領域を補強するものである。補強部材５２は、配線基板１０の屈曲を規制する。補強部材５２は、基板（例えば有機系の基板）であってもよく、その厚さはベース基板２０よりも厚くてもよい。本実施の形態では、補強部材５２を第１の端子４０にオーバーラップさせて設ける。その場合に、補強部材５２を、第１の領域１２から第２の領域１４に一部がはみ出すように設ける。図１に示す例では、補強部材５２を、複数の第１の端子４０の配列方向に、第１の領域１２から第２の領域１４に一部がはみ出すように設ける。こうすることで、第１の領域１２と第２の領域１４との境目を切断したときに、配線基板１０と補強部材５２の両者の幅を一致させることができ、コネクタとの正確な位置合わせが可能になる。なお、補強部材５２を、複数の第１の端子４０の配列方向とは直交方向にも、第１の領域１２から第２の領域１４に一部がはみ出すように設けてもよい。
補強部材５２を、接着材料５４を介して配線基板１０に貼り付けてもよい。接着材料５４は、配線基板１０と補強部材５２との接触部分の全面に設ける。接着材料５４として、所定のエネルギーを加えることによって接着力が発現し、その後硬化する（接着力を喪失する）エネルギー硬化型接着材料を使用してもよい。エネルギーは、熱、光又は圧力などのいずれであってもよい。接着材料５４として、例えば熱硬化型接着材料や紫外線硬化型接着材料を使用してもよい。接着材料５４の主成分は樹脂であることが多く、常温においてペースト状をなしていてもよいし、あるいはフィルム状をなしていてもよい。
エネルギー硬化型接着材料を使用する場合には、後述の切断工程前に、所定のエネルギーを加えて、接着材料５４を硬化させてもよい。その場合、接着材料５４の硬化反応を終了させることが好ましいが、少なくとも硬化反応が開始された後に切断工程を行えばよい。これによれば、補強部材５２の内側を切断するときに、配線基板１０と補強部材５２との間に介在する接着材料５４が切断ツール（例えばダイ又はパンチ）に付着するのを防止することができる。また、接着材料５４が硬化していれば、切断工程後における配線基板１０と補強部材５２との剥離も防止される。
変形例として、接着材料５４として、常温で接着力を発現するもの（例えば周知の両面接着テープ）を使用してもよい。
次に、配線基板１０及び補強部材５２を、第１の領域１２と第２の領域１４との境目に沿って切断する。本実施の形態では、第１の領域１２と第２の領域１４との境目の全部ではなく、その一部に沿って切断する。例えば、第１の端子４０を囲むように切断してもよい（図３（Ｃ）参照）。
本工程は、図２に示す製造装置を使用して行う。この半導体装置の製造装置は、第１の切断セクション６０と、第２の切断セクション７０と、搬送装置８０と、を含む。
第１の切断セクション６０は、第１の領域１２と第２の領域１４との境目に沿って、第１の端子４０を切断する（図３（Ａ）参照）。第１の切断セクション６０は、第１の切断ツール６２を含む。第１の切断ツール６２は、せん断型（打ち抜き型）であってもよい。詳しくは、第１の切断ツール６２は、第１の領域１２を固定するためにプレスするダイ６４，６６と、第２の領域１４を打ち抜くパンチ６８と、を有する。ダイ６４，６６は、打ち抜く領域を除く、第２の領域１４の一部（図３（Ａ）のパンチ６８の周辺領域）をさらにプレスしてもよい。ダイ６４は、ダイ６６とは異なる方向から配線基板１０をプレスする。パンチ６８は、ダイ６４，６６の穴の軸方向に移動可能であって、配線基板１０の第２の領域１４を１方向から打ち抜くことができるようになっている。本実施の形態では、パンチ６８は、配線基板１０における第１の端子４０の面側の上方に配置されて、その面側から配線基板１０を貫通する方向に打ち抜くことができるようになっている。パンチ６８の先端面（配線基板１０との接触面）は平坦な面になっており、配線基板１０及び補強部材５２の少なくとも一部を引きちぎって破断面を形成してもよい。
第２の切断セクション７０は、第１の領域１２と第２の領域１４との境目に沿って、補強部材５２の内側から外側に連続的に切断する（図３（Ｂ）参照）。第２の切断セクション７０は、第２の切断ツール７２を含む。第２の切断ツール７２は、せん断型（打ち抜き型）であってもよい。詳しくは、第２の切断ツール７２は、第１の領域１２を固定するためにプレスするダイ７４，７６と、第２の領域１４を打ち抜くパンチ７８と、を有する。ダイ７４，７６は、打ち抜く領域を除く、第２の領域１４の一部（図３（Ｂ）のパンチ７８の周辺領域）をさらにプレスしてもよい。ダイ７４は、ダイ７６とは異なる方向から配線基板１０をプレスする。パンチ７８は、ダイ７４，７６の穴の軸方向に移動可能であって、配線基板１０の第２の領域１４を１方向から打ち抜くことができるようになっている。本実施の形態では、パンチ７８は、配線基板１０における補強部材５２の面側の上方に配置されて、その面側から配線基板１０を貫通する方向に打ち抜くことができるようになっている。パンチ７８の先端面（配線基板１０又は補強部材５２との接触面）は平坦な面になっており、配線基板１０及び補強部材５２の少なくとも一部を引きちぎって破断面を形成してもよい。
搬送装置８０は、一対の第１及び第２のリール８２，８４を含む。配線基板１０を第１及び第２のリール８２，８４に掛け渡し、第１のリール８２から送り出して第２のリール８４に巻き取らせることによって、リール・トゥ・リール搬送が可能になる。本実施の形態では、第１及び第２のリール８２，８４の間に、第１及び第２の切断セクション６０，７０が配置され、それぞれの切断工程を一回の搬送において行ってもよい。その場合、第１の切断セクション６０のパンチ６８は、配線基板１０における第１の端子４０の面側に配置され、第２の切断セクション７０のパンチ７８は、配線基板１０における補強部材５２の面側に配置される。第１の切断セクション６０を、第２の切断セクション７０よりも搬送方向において上流側に配置してもよい。これによって、第１の切断セクション６０による切断を、第２の切断セクション７０による切断よりも先に行うことができる。あるいは、第２の切断セクション７０を、第１の切断セクション６０よりも搬送方向において上流側に配置してもよい。これによって、第２の切断セクション７０による切断を、第１の切断セクション６０による切断よりも先に行うことができる。変形例として、第１及び第２のリール８２，８４の間に第１の切断セクション６０又は第２の切断セクション７０のいずれか１つが配置され、それぞれの切断工程を複数回の搬送において行ってもよい。例えば、各切断セクションのパンチ６８，７８を同一側（例えば配線基板１０の上方側）に配置した場合には、一方の切断セクションの切断工程終了後、配線基板１０を表裏反転させて、他方の切断セクションの切断工程を行ってもよい。なお、搬送装置は、配線基板１０を一定方向に搬送できれば、例えばベルト式のコンベアであってもよく、その形態は限定されない。
図３（Ａ）に示すように、第１の切断セクション６０の切断工程では、第２の領域１４を打ち抜くことによって、第１の端子４０を切断する。このときに、少なくとも第１の領域１２を固定するためにプレスしておく。本実施の形態では、第１の領域１２と第２の領域１４との境目に沿って、スリット形状（例えば長穴形状）に打ち抜く。図３（Ｂ）に示すように、第２の領域１４にスリット９０を形成してもよい。その場合には、図４に示すように、第２の領域１４も固定するためにプレスし、第２の領域１４における第１の領域１２に近い部分を打ち抜く。スリット９０によって、配線基板１０の外形を変えずに第２の切断セクション７０の切断工程を行うことができる。
図４に示すように、本実施の形態では、配線基板１０における第１の端子４０の面側からパンチ６８を打ち抜く。その場合、パンチ６８によって打ち抜かれる部分では、第１の端子４０側にバリ１６が形成される。一方で、ダイ６４，６６によってプレスされる部分では、補強部材５２側にバリ１８が形成される。第１の端子４０側のバリ１６は、第１の端子４０がベース基板２０から剥がれるのを助長するのに対して、補強部材５２側のバリ１８はそのような問題がない。本実施の形態では、最終製品として使用する第１の領域１２には、第１の端子４０側のバリ１６は形成されないので、第１の端子４０（配線パターン３０）の剥離を防止でき、半導体装置の信頼性の向上を図ることができる。
図３（Ｂ）に示すように、スリット９０は、切れ目であっても長穴であってもよく、一直線状に形成されていても、曲線を描いて形成されていてもよい。スリット９０は、補強部材５２の内側において第１の端子４０の幅方向に沿って延びており、第１の端子４０に交差している。変形例として、スリット９０は、補強部材５２の内側において第１の端子４０の長さ方向に沿って延びる部分をさらに有してもよい。すなわち、凹状を描くようにスリット９０を形成してもよい。
第１の切断セクション６０の切断工程が終了したら、第２の切断セクション７０の切断工程を行う。図２に示すように、配線基板１０をリール・トゥ・リール搬送して、作業領域を第１の切断セクション６０から第２の切断セクション７０に移動させ、第２の切断セクション７０の切断工程を行ってもよい。
図３（Ｂ）に示すように、第２の切断セクション７０の切断工程では、第２の領域１４を打ち抜くことによって、補強部材５２の内側から外側に連続的に切断する。このときに、少なくとも第１の領域１２を固定するためにプレスしておく。本実施の形態では、第１の領域１２と第２の領域１４との境目に沿って、スリット形状（例えば長穴形状）に打ち抜く。その場合には、第２の領域１４も固定するためにプレスし、第２の領域１４における第１の領域１２に近い部分を打ち抜く。パンチ７８は、第１の切断セクション６０によって形成されたスリット９０の一部（例えば端部）にオーバーラップさせるように打ち抜かれる。
本実施の形態では、配線基板１０における補強部材５２の面側からパンチ７８を打ち抜く。その場合、パンチ７８によって打ち抜かれる部分では、補強部材５２の厚みによって、配線基板１０が下側の（パンチ７８側の）ダイ７６に垂れて屈曲した状態になる。そのため、切断加工時に、配線基板１０の一部が過剰に引っ張られ、亀裂（又は圧痕）が生じやすくなる。一方で、ダイ７４，７６によってプレスされる部分では、配線基板１０は屈曲しないので、亀裂も生じない。本実施の形態では、第２の領域１４を打ち抜くので、最終製品として使用する第１の領域１２には亀裂が生じない又は生じにくくなっており、半導体装置の信頼性の向上を図ることができる。
こうして、図３（Ｃ）に示すように、半導体装置１（テープ状半導体装置）を製造することができる。半導体装置１には、第１の領域１２と第２の領域１４との境目に沿って、スリット９２が形成されている。スリット９２は、補強部材５２の内側において第１の端子４０の幅方向に沿って延びる第１の部分９４と、補強部材５２の内側から外側に連続的に延びるとともに第１の端子４０の長さ方向に沿って延びる第２の部分９６と、を有する。第１の部分９４は、第１の端子４０に交差する。第２の部分９６は、複数の第１の端子４０の形成領域を囲むように形成され、第１の部分９４と一体的に形成されていてもよい。図３（Ｃ）に示す例では、スリット９０が第１の部分９４である。スリット９２は、第１の領域１２と第２の領域１４との境目に沿って、第２の領域１４に形成されている。
本実施の形態では、第１の領域１２と第２の領域１４とは、スリット９２以外の部分において接続されている。こうすることで、配線基板１０の外形で第１の領域１２を取り扱うことができるので、半導体装置の管理（出荷など）が容易になる。なお、半導体装置１は、最終的には、第１の領域１２と第２の領域１４との境目の全部に沿って切断される。
本実施の形態によれば、第１の領域１２と第２の領域１４との境目に沿って切断する工程を、第１の端子４０を切断する工程と、補強部材５２の内側から外側に連続的に切断する工程と、に分割して行う。したがって、第１の端子４０の剥離を防止するための加工と、第１の領域１２への亀裂を防止するための加工との両方を実現することができ、半導体装置の信頼性の向上を図ることができる。
（第２の実施の形態）
図５（Ａ）〜図５（Ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法及び製造装置を説明する図である。本実施の形態では、補強部材５２の貼り付け工程終了後、配線基板１０及び補強部材５２を、第１の領域１２と第２の領域１４との境目の全部に沿って切断する。本実施の形態では、第１の端子４０だけでなく、第２の端子４２も切断する。なお、本実施の形態では、第２の端子４２側には補強部材は設けられていない。
図５（Ａ）に示すように、第１の切断セクションの切断工程において、配線パターンのうち、第１の領域１２から第２の領域１４に延びる全部の端子（第１及び第２の端子４０，４２）を切断する。第１の領域１２と第２の領域１４との境目に沿って、スリット形状（例えば長穴形状）に打ち抜き、第２の領域１４にスリット１１０，１１２を形成してもよい（図５（Ｂ）参照）。そのための加工の詳細は、第１の実施の形態の内容を適用することができ、パンチ１００，１０２を配線基板１０における第１及び第２の端子４０，４２の面側から打ち抜くことも説明した通りである。図５（Ｂ）に示す例では、スリット１１０，１１２は、それぞれ一直線状に形成されている。スリット１１０，１１２も上述の内容を適用することができ、例えば第１の端子４０に対応するスリット１１０は、スリット９０と同一形態であってもよい。
図５（Ｂ）に示すように、第２の切断セクションの切断工程では、第２の領域１４を打ち抜くことによって、第１の領域１２と第２の領域１４との境目の全部に沿って切断する。第１の領域１２と第２の領域１４との境目に沿って、スリット形状（例えば長穴形状）に打ち抜く。そのための加工の詳細は、第１の実施の形態の内容を適用することができ、パンチ１２０を配線基板１０における補強部材５２の面側から打ち抜くことも説明した通りである。パンチ１２０は、第１の切断セクションによって形成されたスリット１１０，１１２のそれぞれの一部（例えば端部）にオーバーラップさせるように打ち抜かれる。その他の加工の詳細は、第１の実施の形態で説明した通りである。
こうして、図５（Ｃ）に示すように、個片に切断された半導体装置３（第１の領域１２）を製造することができる。半導体装置３は最終製品である。なお、本実施の形態では、第１の切断セクションの切断工程終了後に、第２の切断セクションの切断工程を行うが、変形例として、第２の切断セクションの切断工程を先に行い、その後に、第１の切断セクションの切断工程を行ってもよい。
本実施の形態のその他の詳細は、上述の実施の形態で説明した内容を適用することができる。
図６は、本発明を適用して製造された半導体装置が実装された電気光学装置を示す図である。電気光学装置１０００は、上述の半導体装置３と、電気光学パネル（例えば液晶パネルやＥＬパネル）１１００と、回路基板（例えばマザーボード）１２００と、を含む。半導体装置３は、第２の端子（例えば出力端子）を介して電気光学パネル１１００に電気的に接続され、第１の端子（例えば入力端子）を介して回路基板１２００に電気的に接続されている。第１の端子は補強部材とともに、回路基板１２００のコネクタ１３００に挿入されている。
本発明を適用した製造された半導体装置を有する電子機器として、図７にはノート型パーソナルコンピュータ２０００が示され、図８には携帯電話３０００が示されている。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１は、本発明の第１の実施の形態に係る半導体装置の製造方法及び製造装置を説明する図である。 図２は、本発明の第１の実施の形態に係る半導体装置の製造方法及び製造装置を説明する図である。 図３（Ａ）〜図３（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法及び製造装置を説明する図である。 図４は、図３（Ａ）のＩＶ−ＩＶ線断面図である。 図５（Ａ）〜図５（Ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法及び製造装置を説明する図である。 図６は、本発明の実施の形態に係る電気光学装置を示す図である。 図７は、本発明の実施の形態に係る電子機器を示す図である。 図８は、本発明の実施の形態に係る電子機器を示す図である。
符号の説明
１０…配線基板 １２…第１の領域 １４…第２の領域 ２０…ベース基板
３０…配線パターン ４０…第１の端子 ４２…第２の端子 ５０…半導体チップ
５２…補強部材 ５４…接着材料 ６０…第１の切断セクション ６４…ダイ
６６…ダイ ６８…パンチ ７０…第２の切断セクション ７４…ダイ
７６…ダイ ７８…パンチ ８０…搬送装置 ８２…第１のリール
８４…第２のリール ９０…スリット ９２…スリット ９４…第１の部分
９６…第２の部分 １１０…スリット １２０…パンチ

Claims (15)

  1. （ａ）半導体チップが実装される第１の領域と前記第１の領域の周囲の第２の領域とを有する配線基板であって、前記第１の領域から前記第２の領域に延びる端子が一方の面に形成されてなる配線基板の他方の面に、前記端子にオーバーラップし、かつ、前記第１の領域から前記第２の領域に一部がはみ出すように補強部材を設けること、
    （ｂ）前記配線基板における前記端子の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記端子を切断すること、
    （ｃ）前記配線基板における前記補強部材の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記補強部材の内側から外側に連続的に切断すること、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程を行った後に、前記（ｃ）工程を行う半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程を行った後に、前記（ｂ）工程を行う半導体装置の製造方法。
  4. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記第１の領域を固定するためにプレスした状態で前記第２の領域を打ち抜くことによって、前記端子を切断する半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｂ）工程で、前記第１の領域と前記第２の領域との境目に沿ってスリット形状に打ち抜く半導体装置の製造方法。
  6. 請求項１から請求項５のいずれかに記載の半導体装置の製造方法において、
    前記（ｃ）工程で、前記第１の領域を固定するためにプレスした状態で前記第２の領域を打ち抜くことによって、前記補強部材の内側から外側に連続的に切断する半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ｃ）工程で、前記第１の領域と前記第２の領域との境目に沿ってスリット形状に打ち抜く半導体装置の製造方法。
  8. 請求項１から請求項７のいずれかに記載の半導体装置の製造方法において、
    前記（ｂ）及び（ｃ）工程によって、前記第１の領域と前記第２の領域との境目の全部に沿って切断する半導体装置の製造方法。
  9. 請求項１から請求項７のいずれかに記載の半導体装置の製造方法において、
    前記（ｂ）及び（ｃ）工程によって、前記第１の領域と前記第２の領域との境目の一部に沿って切断する半導体装置の製造方法。
  10. 請求項１から請求項９のいずれかに記載の半導体装置の製造方法において、
    前記配線基板は、複数の前記第１の領域を有し、
    前記配線基板を一対の第１及び第２のリールに掛け渡し、前記第１のリールから送り出して前記第２のリールに巻き取らせる間に、前記（ｂ）及び（ｃ）工程の少なくとも１つの工程を行う半導体装置の製造方法。
  11. 請求項１から請求項１０のいずれかに記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記補強部材を、接着材料を介して前記配線基板に貼り付ける半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記接着材料は、エネルギー硬化型接着材料であり、
    前記（ｂ）及び（ｃ）工程前に、エネルギーを加えて、前記接着材料を硬化させることをさらに含む半導体装置の製造方法。
  13. 半導体チップが実装される第１の領域と前記第１の領域の周囲の第２の領域とを有する配線基板であって、前記第１の領域から前記第２の領域に延びる端子が一方の面に形成されてなる配線基板を切断する切断セクションを含み、
    前記配線基板の他方の面には、前記端子にオーバーラップし、かつ、前記第１の領域から前記第２の領域に一部がはみ出すように補強部材が設けられ、
    前記切断セクションは、
    前記配線基板における前記端子の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記端子を切断する第１の切断セクションと、
    前記配線基板における前記補強部材の面側から打ち抜くことによって、前記第１の領域と前記第２の領域との境目に沿って、前記補強部材の内側から外側に連続的に切断する第２の切断セクションと、
    を含む半導体装置の製造装置。
  14. 請求項１３記載の半導体装置の製造装置において、
    前記第１の切断セクションは、前記第１の領域を固定するためにプレスするダイと、前記第２の領域を打ち抜くパンチと、を含む半導体装置の製造装置。
  15. 請求項１３又は請求項１４記載の半導体装置の製造装置において、
    前記第２の切断セクションは、前記第１の領域を固定するためにプレスするダイと、前記第２の領域を打ち抜くパンチと、を含む半導体装置の製造装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007207850A (ja) * 2006-01-31 2007-08-16 Hitachi Cable Ltd Ｔａｂテープキャリア及びその製造方法
US7282389B2 (en) * 2003-11-14 2007-10-16 Seiko Epson Corporation Semiconductor device manufacturing method and manufacturing apparatus
US7316939B2 (en) * 2003-11-14 2008-01-08 Seiko Epson Corporation Semiconductor device manufacturing method and manufacturing apparatus
US7348679B2 (en) 2004-11-24 2008-03-25 Seiko Epson Corporation Electronic part having reinforcing member
US7535108B2 (en) 2004-11-18 2009-05-19 Seiko Epson Corporation Electronic component including reinforcing member
US7901528B2 (en) 2006-09-19 2011-03-08 Seiko Epson Corporation Method for manufacturing wiring substrate having sheet
JP2020088335A (ja) * 2018-11-30 2020-06-04 株式会社リコー 回路基板、回路基板の製造方法、撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3028286B2 (ja) 1996-05-21 2000-04-04 日本航空電子工業株式会社 Ｓｍｄパレット一体型ｆｐｃ及びその製造方法
WO2000048243A1 (fr) 1999-02-09 2000-08-17 Seiko Epson Corporation Substrat de circuit imprime flexible, bande porte-puces, dispositif a semiconducteur sur bande, dispositif a semiconducteur, procede de fabrication de semiconducteur, substrat de circuit, et dispositif electronique
JP3865594B2 (ja) 2001-02-27 2007-01-10 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープの製造方法、製造装置及び製造金型

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282389B2 (en) * 2003-11-14 2007-10-16 Seiko Epson Corporation Semiconductor device manufacturing method and manufacturing apparatus
US7316939B2 (en) * 2003-11-14 2008-01-08 Seiko Epson Corporation Semiconductor device manufacturing method and manufacturing apparatus
US7535108B2 (en) 2004-11-18 2009-05-19 Seiko Epson Corporation Electronic component including reinforcing member
US7348679B2 (en) 2004-11-24 2008-03-25 Seiko Epson Corporation Electronic part having reinforcing member
JP2007207850A (ja) * 2006-01-31 2007-08-16 Hitachi Cable Ltd Ｔａｂテープキャリア及びその製造方法
US7901528B2 (en) 2006-09-19 2011-03-08 Seiko Epson Corporation Method for manufacturing wiring substrate having sheet
JP2020088335A (ja) * 2018-11-30 2020-06-04 株式会社リコー 回路基板、回路基板の製造方法、撮像装置
CN113170580A (zh) * 2018-11-30 2021-07-23 株式会社理光 电路基板，电路基板的制造方法以及成像装置
JP7247557B2 (ja) 2018-11-30 2023-03-29 株式会社リコー 回路基板、回路基板の製造方法、撮像装置
US11929569B2 (en) 2018-11-30 2024-03-12 Ricoh Company, Ltd. Circuit board, method for producing circuit board, and imaging apparatus

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