JP2005136419A - 状態の切り換えを容易化するための加熱式ｍｒａｍセル - Google Patents

Abstract

【課題】磁気メモリセルの状態の切り換えを容易化すること。
【解決手段】MRAMアレイの磁気メモリセル(102,202,302,402)からの熱伝導を低減するMRAM(100,200,300)を作成するための方法。その方法は、磁気メモリセルのアレイ内のデータに選択的にアクセスするためのビット線及びワード線(110,112,210,212,304,404,406)のグリッドを使用する。グリッドは、磁気メモリセルに接続を行う複数の熱的及び電気的抵抗性部分(116,214,304,404)を有する。動作中、抵抗性部分は、各メモリセルにより生成される熱に対する熱抵抗を高め、かつ活動中のメモリセルの局所的な加熱を行って、セルの状態の切り換えを容易化する。
【選択図】図１Ａ

Description

本発明は、磁気メモリデバイスアレイに関し、より具体的には、選択されたセルの局所的な加熱を利用して、切換え電力要件を緩和するための技術および回路に関する。

高密度、高速、不揮発性、低電力、及び低コストが、多くのメモリデバイスによって共有される共通の目標である。しかしながら、これらの全ての目標を実際には現実的に達成することはできないので、何らかのトレードオフは避けることができない。個々の用途によって、どのような妥協が行われるべきかが決まる。例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）は高速であるが、通常は密度が低いという犠牲を払っている。そのようなメモリはＣＰＵキャッシュメモリの用途において有用である。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は高密度であるが、不揮発性ではない。そのため、ＤＲＡＭは通常、汎用コンピュータのメインメモリの用途において用いられる。

磁気ランダムアクセスメモリ（ＭＲＡＭ）のような新しいタイプのメモリは、本質的に不揮発性であるが、依然として、密度、アクセス速度などの間で妥協案を見いださなければならない。種々の磁気現象、例えば異方性磁気抵抗、巨大磁気抵抗、及びトンネル磁気抵抗に基づいて、３つのタイプのＭＲＡＭが開発されている。

トンネル磁気抵抗タイプのＭＲＡＭが、本明細書において対象となる。磁気トンネル接合（ＭＴＪ、スピン依存トンネル接合、即ちＳＤＴ接合と呼ばれる場合もある）メモリセルのクロスポイントアレイは、直接アドレス指定を可能にする。各セルは、格納されているデジタルデータ値に応じた抵抗のように考えられる。

従来のＭＴＪメモリセルは、絶縁体によって分離された２つの磁性層を含む。絶縁体は非常に薄いので、その絶縁体が接触している磁性層間でトンネル電流を被る。そのようなトンネル電流は、２つの磁性層の磁化の相対的な向きに依存する電気抵抗として現れる。上側および下側の磁性層は、楕円体として堆積され、それらの磁化が２つの好ましい方向のうちの１つ、例えば楕円体の長軸において生じるようにする。また、適切なアスペクト比（即ち、長さと幅との比）を有する、長方形または非対称形などの他の形状を用いることもできる。

下側磁性層は保磁力の高い材料で製作され、アニーリング工程のステップ中に設定される方向に永久的に磁化される。この層は基準層としての役割を果たす。上側磁性層は保磁力の低い材料からなり、その磁化の方向は、ターゲットにされるクロスポイントアレイの交差点において合成される書込み磁界を生成する列および行のデータ書込み電流によって切り換えられる。この層はデータ層または記憶層（ビット層またはセンス層と呼ばれる場合もある）としての役割を果たす。他のバージョンでは、データ層および基準層は逆の順序に堆積されることができる。「スピンバルブ」と呼ばれるメモリセルのバージョンでは、基準層は、隣接する反強磁性層による交換結合によって「ピン留め」される。そのようなスピンバルブでは、ピン留めされた基準層の磁化の向きは、実質的に固定されたままである。

トンネル障壁を介した電気抵抗は、データ層および基準層内の磁化の相対的な向きに依存する。これらの磁化が同じ方向に向けられるとき、電気抵抗はある特定の値を有し、これらの磁化の向きが互いに逆であるときに、その抵抗は変更されるであろう。この抵抗の変化はトンネル磁気抵抗（ＴＭＲ）効果であり、それらの層にわたる見掛けの電気抵抗を測定することにより、データ層の状態を読み出すことができる。一般に、磁化の向きが平行であるとき、ＭＴＪ抵抗は低く、反平行であるとき高い。

セルがより小さくなると、熱安定性の問題が更に重要になる。環境の影響によって引き起こされるランダムな切換えのせいで、格納された情報が失われないことを保証するために、小さな磁気メモリセルの保磁力、即ち切換え磁界は十分に大きくしなければならない。熱的に安定したメモリセルを作成するために必要な保磁力は、メモリセルが小さくされるのに応じて増加する。残念ながら、より大きな磁界強度を生成する必要があるために、書込み操作中に、より小さいメモリセルを切り換えることは、より難しくなる。

メモリセルの温度を高めると、切り換えるために必要な磁界強度が小さくなることがわかっている。これは、磁性材料がこの高められた温度において、より高い熱エネルギーを有することによる。更に、メモリセルに電流が流れるとき、セルに熱が生成される。しかしながら、生じた熱は、メモリセルから離れるようにビット線およびワード線を介して容易に伝導されるので、磁気メモリセルの切換えを容易にするために利用することができない。

従って、磁気メモリセルからの熱の損失が低減され、それ故にその熱を利用して、セルの状態の切り換えを容易化することができる、磁気メモリデバイスが必要とされている。

手短に述べると、本発明の磁気ランダムアクセスメモリ（ＭＲＡＭ）の実施形態は、データを種々のインピーダンス値として格納する磁気メモリセルのアレイを含む。また、そのＭＲＡＭは、磁気メモリセルのアレイ内のデータに選択的にアクセスするためのビット線およびワード線のグリッドも含む。そのグリッドは、磁気メモリセルへの接続を行う、複数の熱的および電気的な抵抗部分を有する。その抵抗部分は、各メモリセルによって生成される熱に対する熱抵抗を高めるとともに、動作中に、活動中のメモリセルを局所的に加熱して、セルの状態の切り換えを容易化する。

本発明は、本発明の実施形態に関する以下の説明から更に十分に理解されるであろう。その説明は添付図面を参照しながら行われる。

本発明によれば、メモリセルの上または下に熱障壁となるスペーサを配置することによって、メモリセルに生成される熱の大部分が残存し、その付加的な熱によって、磁気メモリセルの切り換えが容易化される。また、スペーサの電気抵抗も高めて、スペーサを電気抵抗ヒータとしても動作させることにより、局所的に熱を追加して、磁気メモリセルの切り換えが更に容易化される。更に、本発明によれば、ＭＲＡＭセルに接触しているワード線またはビット線の部分の厚み又は幅が低減されて、熱抵抗および電気抵抗が増加され、それにより活動中のＭＲＡＭセルにおいて生成される熱の損失が減少して、磁気メモリセルの切り換えが容易化される。また、厚み又は幅の低減された部分が抵抗性の熱を生成するので、セルの状態の切り換えが更に容易化される。

図１Ａ及び図１Ｂは、本発明の磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイの実施形態を表しており、本明細書では全般的に参照符号１００によって参照される。ＭＲＡＭ１００は磁気メモリセル１０２のアレイを含む。そのようなメモリセルはトンネル磁気抵抗（ＴＭＲ）技術に基づいており、誘電体トンネル障壁を横切って流れるトンネル電流は、２つの隣接する磁性層の相対的な磁化の向きによって影響を受ける。各メモリセル１０２は、磁性基準層１０４と、誘電体層１０６と、磁性データ層１０８とを含む。そのデバイスは更に、導電性のワード線１１０、１１２、及びビット線１１４によって表されるような複数のビット線を含む。分かりやすくするために、１つのビット線のみが示される。

ビット線１１４にデータ書込み電流が印加される場合、磁界がビット線１１４を包囲する。そのような磁界を用いて、例えば永久磁石データ層１０８を逆の極性に反転させることにより、磁気メモリセル１０２を切り換えることができる。従って、ビット線１１０に印加される電流によって生成される磁界の方向の関数として、２値情報が格納され得る。

この実施形態では、個々の磁気メモリセル１０２とビット線１１４との間のクロスポイントグリッド内にスペーサ１１６が配置される。スペーサ１１６は導電性材料を含み、凹部１１８を有する。その凹部は、ＳｉＯ_２のような断熱性材料１２２で満たされる。導電性材料は相対的に小さな断面積を有し、それ故に熱が伝導されることができる断面積が相対的に小さいので、スペーサ１１６は熱障壁を確立する。結果として、メモリセルによって生成される熱の大部分が残存し、その付加的な熱によって、磁気メモリセル１０２の切り換えが容易化される。また、凹部においてスペーサの断面積が小さくなることにより、スペーサの電気抵抗も高められ、スペーサは電気抵抗ヒータとしても動作する。そのように局所的に追加された熱は更に、磁気メモリセルの切り換えを容易化する。

図１Ａは、使用時に、ビット線１１４に流れる書込み電流を生成する回路ユニット１２０を概略的に示す。また、その回路は、ワード線１１０及び１１２に流れる書込み電流を生成することもできる。分かりやすくするために、ワード線１１０及び１１２のための回路ユニット１２０への電気的な接続は示されない。各磁気メモリセルは多数の付加的な層を含むことができるが、それらは明瞭にするために図示されない。

誘電体層１０６は、適切な電位がワード線１１０又は１１２とビット線１１４との間に印加されるときに、誘電体層１０６を通ってトンネル電流が流れるようにするほど十分に薄い。トンネル効果の確率、それ故にメモリセルのインピーダンスは、基準層１０４の磁化の方向に対するデータ層１０８の磁化の方向によって決まる。従って、メモリセル１０２の抵抗に依存するトンネル電流から、データ層の磁化の向きを判定することができる。

スペーサ１１６は抵抗性であり、この実施形態ではＴａＮ、又はシリサイドから構成される。一般的に、考えられる材料には、アモルファス状態の熱抵抗率が高いことに起因して、アモルファスシリコン又はアモルファスカーボンのようなアモルファス材料も含まれる。各スペーサ１１６は、ビット線１１４のような１つのビット線に結合される結合表面によって包囲される、エッチングされた凹部を有する。スペーサ１１６は、ビット線と直に接触してもよい。代案として、スペーサはビット線と直に接触せず、更なる材料の層がスペーサとビット線とを分離してもよい。

ワード線１１０及び１１２は、ビット線として動作することもできる。更に、各磁気メモリセルが、キャップ層、反強磁性ピンニング（ＡＦ）層およびシード層のような多数の付加的な層を含むことができることは理解されよう。更に、この実施形態の変形形態では、スペーサはメモリセルの下または上に配置されることができ、基準層（又はデータ層）は各メモリセルの上側部分か、又は下側部分かのいずれに存在することができることも理解されよう。

この実施形態の具体的な例では、スペーサ１１６は約１００ｎｍの高さと、約１５０ｎｍ×１５０ｎｍの底面積とを有する。個々の凹部を包囲する各結合表面領域は、底面領域の約１０％〜２０％の面積を有する。図１Ｂの凹部１１８は、スペーサ１１６の一部分を介して延在するように示されるが、他の実施形態では、その凹部はスペーサの厚み全体を貫通して延在することができる。

この特定の例では、データ層１０８はニッケル鉄（ＮｉＦｅ）から構成され、基準層１０４はコバルト鉄（ＣｏＦｅ）から構成され、誘電体層１０６はＡｌ_２Ｏ_３から構成される。これらの層は約１５０ｎｍ×１５０ｎｍの同じ平面領域を有し、基準層１０４、データ層１０８及び誘電体層１０６はそれぞれ、約３．５ｎｍ、３ｎｍ及び１．２ｎｍの厚みを有する。この例では、スペーサ１１６は、磁気メモリセル１０２と同じ平坦な底面領域を有する。代案として、スペーサは、磁気メモリセル１０２の底面領域よりも小さな、又は大きな底面領域を有してもよい。更に、スペーサ１１６は、磁気メモリセル１０２の中心に配置されなくてもよい。

スペーサ１１６は以下のように製作され得る。最初に、磁気メモリセル１０２が既知の堆積ステップ及びエッチング処理ステップによって製作される。パターン形成前の磁気メモリ層の上に、ドープドアモルファスシリコンのような導電性材料の層が約１００ｎｍの厚みまで堆積される。メモリセルをエッチングするときに、導電性スペーサ材料がパターン形成され、その結果として、スペーサ１１６がメモリセル１０２と同じ寸法を有するようになる。メモリセル、及び磁気メモリセル間の領域が、ＳｉＯ_２のような誘電体材料でコーティングされ、化学的機械的研磨（ＣＭＰ）によって平坦化される。ポジ型レジストフォトリソグラフィ工程を用いて、各スペーサの凹部の場所とサイズが画定される。その後、等方性エッチング工程によって、スペーサの凹部の中心部が形成される。エッチング工程は等方性であるので、各スペーサの導電性の部分が概ねＵ字形の断面を有し、脚部の厚みが脚部の端部に向かって減少するように凹部を形成することができる。この工程によって、リソグラフィ限界未満の寸法を有する結合表面を製作できるようになる。その後、凹部はＳｉＯ_２のような断熱性材料で満たされ、次いでその構造体は、２度目の化学的機械的研磨を施されて、露出されている凹部を包囲するスペーサの表面領域と平坦な表面が生成される。このようにして、スペーサの中心部は断熱性材料になり、スペーサの周辺部は導電性材料になる。

このように側壁がいくぶん先細りの細い導電性リングを有するスペーサを達成することができる。断熱材を中間まで満たすことも可能である。メモリセルを包囲する材料は、絶縁性の誘電体であり、ほとんどが通常は断熱性でもあるので、スペーサリングは両側を断熱材によって包囲されるであろう。

図１Ａは、ビット線１１４を流れるデータ書込み電流を出力するデータ書込み発生器１２０を含む。また、その回路は、ワード線１１０及び１１２を流れる電流を生成することもできる。ワード線１１０及び１１２のためのデータ書込み発生器１２０への電気的接続は示されない。

図１Ａには示されないが、ＭＲＡＭ１００は典型的には、選択されたメモリセル１０２の抵抗をセンシング（検出）するための読出し回路を含む。読出し操作中に、ビット線１１４に対して、ある一定の電圧が印加され、読出し回路によってセンシングされる。外部回路が一定の供給電圧を供給することができる。

また、そのような構造を逆にしたものを用いることもできる。その中央にある導電性の先細りの、又は垂直な中心部の周囲にある絶縁性のスペーサリングを用いることもできる。そのような工程は、「ＤＲＡＭスペーサ」工程とも呼ばれ、ＤＲＡＭを製作する際に、ＣＭＯＳトランジスタのゲートのエッジにおいて急峻な垂直スペーサを作成するために用いられる。そのような構造は、ゲート−ソース間およびゲート−ドレイン間の寄生キャパシタンスを特に減少させることにより、ＣＭＯＳトランジスタの性能を著しく改善する。

図２は、磁気メモリセル２０２を含むデバイス２００の一部を示す。各磁気メモリセルは、基準層２０４と、誘電体層２０６と、データ層２０８とを含む。磁気メモリセル２０２の構造および構成は、図１Ａ及び図１Ｂに示され、先に説明された磁気メモリセル１０２と類似する。磁気メモリセル２０２は、ワード線２１０とビット線２１２との間に配置される。しかしながら、この実施形態の変形形態では、ワード線２１０がビット線として動作することもでき、ビット線２１２がワード線として動作することもできる。更に、スペーサ２１４は、ＭＲＡＭセル２０２の下に配置されることもできる。

この実施形態では、スペーサ２１４は、狭い導電性の中心部２１６を有し、絶縁性スリーブ２１８が狭い導電性の中心部２１６を包囲する。狭い導電性の中心部２１６は、ＭＲＡＭセルの断面よりも小さな断面を有し、各メモリセルによって生成される熱に対する熱抵抗を高める。更に、各スペーサ２１４の相対的に狭い導電性の中心部は、活動中のメモリセルの局所的な加熱を行い、セルの状態の切り換えを容易化する。

スペーサの導電性材料は、この実施形態では、ＴａＮ、又はシリサイドである。一般的に、考えられる材料には、アモルファス状態の熱抵抗率が高いことに起因して、アモルファスシリコン又はアモルファスカーボンのような導電性のアモルファス材料も含まれる。

スペーサ１１６及び２１４は、ビット線と直に接触していなくてもよい。例えば、更なる材料の層が、スペーサ１１６とビット線との間に配置されてもよい。スペーサ２１４は、約１００ｎｍの高さと、約１５０ｎｍ×１５０ｎｍの底面積とを有する。そのようなスペーサは以下にように製作され得る。

最初に、磁気メモリセル２０２が、既知の堆積ステップ及びエッチング処理ステップによって製作される。パターン形成前の磁気メモリ層の上に、ＳｉＯ_２のような絶縁性材料からなる第１の層が、約１００ｎｍの厚みまで堆積される。第１の絶縁性材料は、メモリセルをエッチングするときにパターン形成され、結果として、スペーサ２１４はメモリセル２０２と同じ寸法を有するようになる。磁気メモリセル間、及び磁気メモリセル上の領域が、Ｓｉ_３Ｎ_４のような第２の絶縁性材料で満たされ、その後、ＣＭＰによって平坦化される。ポジ型レジストフォトリソグラフィ工程を用いて、第１の絶縁層内にエッチングされるべきバイアの場所とサイズが画定される。その後、異方性エッチング工程によって、ＭＲＡＭセル上の第１の絶縁性材料内に、バイア、即ち中空の空間が形成される。絶縁性材料からなる第３の層が、その構造体上に堆積され、ＭＲＡＭセル上のそれぞれ中空の部分の壁および床面を覆う。次いで、異方性ドライエッチング工程を用いて、絶縁性ライニングの床面を貫通して選択的にエッチングし、ＭＲＡＭセルの上層を露出させる。第３の絶縁層の堆積およびエッチングは、バイアの直径をリソグラフィ限界未満に減少させることができる。その後、中空の部分は導電性材料で満たされ、ＣＭＰによって平坦化されて、その周辺部に沿って絶縁性の壁によって包囲される導電性の中心部を含むスペーサが形成されるようになる。導電性の中心部のために考えられる材料には、ＴａＮ、シリサイド、又はアモルファス状態の熱抵抗率が高いことに起因して、アモルファスシリコン又はアモルファスカーボンのような導電性のアモルファス材料が含まれる。

スペーサ２１４はビット線と直に接触している。代案として、更なる材料層がスペーサ２１４とビット線との間に配置されてもよい。

図３は、ＭＲＡＭデバイスの第３の実施形態を示す。デバイス３００は、図１Ａ及び図１Ｂに示され、先に説明されたデバイス１００と同じ構成要素を含むが、この実施形態では、ワード線またはビット線が、ＭＲＡＭセルに接触している、厚みを薄くされた部分を有する。図３は、ＭＲＡＭセル３０２を示しており、線３０４及び３０６がＭＲＡＭセル３０２に接触している。各ＭＲＡＭセルは、データ層３０８と、誘電体層３１０と、基準層３１２とを含む。磁気メモリセル３０２の構造と構成は、図１Ａ及び図１Ｂに示され、先に説明された磁気メモリセル１０２に類似する。

各磁気メモリセルは、キャップ層、ＡＦ層およびシード層のような多数の付加的な層を含むことができるが、それらは分かりやすくするために図示されない。更に、この実施形態の変形形態では、ビット線３０４がワード線として機能することもでき、ワード線３０６がビット線として機能することもできる。ビット線３０４がＭＲＡＭセル３０２の下に配置されてもよく、ワード線３０６がＭＲＡＭセル３０２の上に配置されてもよい。

ビット線３０４の厚みを薄くすることにより、熱抵抗および電気抵抗が増加し、それにより活動中のＭＲＡＭセル３０２において生成される熱の損失が減少する。更に、電気抵抗が高くなることに起因して、厚みを薄くされた部分が抵抗性の熱を生成し、それが更に、セルの状態の切り換えを容易化する。この実施形態では、ビット線３０４は複合材料からなることができる。例えば、厚みを薄くされた部分は、ＴａＮ、又はシリサイド、或いは別の抵抗性の材料から構成され得る。厚みを薄くされた部分を接続する結合部は、銅または別の導電率の高い材料から構成されることができる。この場合、抵抗性部分のための材料を選択することにより、厚みを薄くされた部分の局所的な熱抵抗および電気抵抗が更に高められる。

図４Ａ及び図４Ｂは、ＭＲＡＭデバイスの第４の実施形態を示す。やはり、デバイス４００は、図１Ａ及び図１Ｂに示され、先に説明されたデバイス１００と同じ構成要素を含むが、この実施形態では、ワード線またはビット線が、ＭＲＡＭセルに接触している、幅を狭くされた部分を有する。図４Ａ及び図４Ｂは、ビット線４０４及びワード線４０６に接触しているＭＲＡＭセル４０２を示す。磁気メモリセル４０２の構造と構成は、図３に示され、先に説明された磁気メモリセル３０２に類似する。ＭＲＡＭセル４０２は、キャップ層、ＡＦ層およびシード層のような多数の付加的な層を含むことができるが、それらは分かりやすくするために図示されない。更に、この実施形態の変形形態では、ビット線４０４がワード線として機能することもでき、ワード線４０６がビット線として機能することもできる。ビット線４０４がＭＲＡＭセル４０２の下に配置されてもよく、ワード線４０６がＭＲＡＭセル４０２の上に配置されてもよい。

ビット線４０４の幅を狭くすることにより、熱抵抗および電気抵抗が増加し、それにより活動中のＭＲＡＭセル４０２において生成される熱の損失が減少する。更に、電気抵抗が高くなることに起因して、幅を狭くされた部分が抵抗性の熱を生成し、それが更に、セルの状態の切り換えを容易化する。図３に示され、先に説明された実施形態の場合と同様に、幅を狭くされた部分は、ＴａＮ、又はシリサイドから構成されることができ、それにより幅を狭くされた部分の局所的な熱抵抗および電気抵抗が更に高められる。

第３及び第４の実施形態では、ビット線およびワード線は、銅のような導体から構成され、標準的な手順を用いて製作される。抵抗性の部分は、一連の堆積およびエッチング処理ステップを用いて形づくられる。

本発明は特定の例に関連して説明されてきたが、当業者ならば、本発明が多くの他の形態において具現化されることもできることは理解されよう。例えば、磁気メモリセルは、超巨大磁気抵抗メモリセル（ＣＭＲ）又は巨大磁気抵抗メモリ（ＧＭＲ）セルとすることもできる。デバイス１００及び２００は、任意の数の行および列に配列される任意の数のメモリセルを有するアレイを含むことができる。更に、スペーサは、磁気メモリセルに対して、図１Ａ及び図１Ｂ、又は図２に示されるように上から、又は下からだけでなく、上下から結合されることもできることは理解されよう。更に、スペーサは２つ以上の凹部を有することもできる。

更に、ＭＲＡＭデバイスは、図１Ａ〜図４に示される特徴部分を組み合わせてできる特徴部分を有することもできることは理解されよう。例えば、ＭＲＡＭデバイスがスペーサを有することができると同時に、ビット線またはワード線が、熱抵抗および／または電気抵抗を高める、断面積を縮小された部分を有することもできる。

ＭＲＡＭセルの上にスペーサが存在する第１の実施形態による磁気メモリデバイスの斜視図である。 本発明の第１の実施形態による磁気メモリデバイスの略断面図である。 ＭＲＡＭセルの上にスペーサが存在する第２の実施形態による磁気メモリデバイスの略断面図である。 ビット線またはワード線が、その厚みを薄くされた部分を有する第３の実施形態による磁気メモリデバイスの略断面図である。 ビット線またはワード線が、その幅を狭くされた部分を有する第４の実施形態による磁気メモリデバイスの略平面図である。 ビット線またはワード線が、その幅を狭くされた部分を有する第４の実施形態による磁気メモリデバイスの略断面図である。

符号の説明

100、200、300 ＭＲＡＭデバイス
102、202、302、402 磁気メモリセル
104、204、312 基準層
106、206、310 誘電体層
108、208、308 データ層
110、112、210、306、406 ワード線
114、212、304、404 ビット線
116、214 スペーサ

Claims (10)

1. 磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス（１００、２００、３００）であって、
   データを種々のインピーダンス値として格納する磁気メモリセル（１０２、２０２、３０２、４０２）のアレイと、
   前記磁気メモリセル（１０２、２０２、３０２、４０２）のアレイ内のデータに選択的にアクセスするためのビット線およびワード線（１１０、１１２、１１４、２１０、２１２、３０４、４０４、４０６）のグリッドと、及び
   それぞれ前記磁気メモリセル（１０２、２０２、３０２、４０２）のうちの１つのメモリセル、前記ビット線およびワード線（１１０、１１２、１１４、２１０、２１２、３０４、４０４、４０６）のうちの１つのビット線およびワード線と直列に配置される、複数の対応する抵抗器（１１６、２１４、３０４、４０４）とを含み、
   前記対応する抵抗器（１１６、２１４、３０４、４０４）によって、前記磁気メモリセル（１０２、２０２、３０２、４０２）のうちの選択された磁気メモリセルが局所的に加熱され、それにより前記選択された磁気メモリセルの切り換えを助ける、磁気ランダムアクセスメモリデバイス（１００、２００、３００）。
2. 前記複数の対応する抵抗器（１１６、２１４、３０４、４０４）は、熱伝導経路が変更されて、前記磁気メモリセル（１０２、２０２、３０２、４０２）のうちの前記選択された磁気メモリセルから前記ビット線および前記ワード線（１１０、１１２、１１４、２１０、２１２、３０４、４０４、４０６）の前記グリッドへの放熱が減少するようになっている、請求項１に記載のＭＲＡＭ（１００、２００、３００）。
3. 前記複数の対応する抵抗器（１１６、２１４、３０４、４０４）は、導電率が変更されて、前記磁気メモリセル（１０２、２０２、３０２、４０２）のうちの前記選択された磁気メモリセルを電気抵抗加熱するようになっている、請求項１に記載のＭＲＡＭ（１００、２００、３００）。
4. 前記複数の対応する抵抗器（１１６、２１４）が複数のスペーサを含み、前記スペーサ（１１６、２１４）がそれぞれ、１つの線を前記磁気メモリセル（１０２、２０２）の個々の磁気メモリセルと接続し、前記スペーサ（１１６、２１４）がそれぞれ、導電性である周辺部と、前記メモリセル（１０２、２０２）からの熱伝導に対する障壁を形成するように断熱性である中心部とを有する接続面を有し、それによりセルの状態の切り換えを容易化する、請求項１に記載のＭＲＡＭ（１００、２００）。
5. 前記導電性の周辺部が、前記メモリセル（１０２、２０２）よりも小さな断面積を有する、請求項４に記載のＭＲＡＭ（１００、２００）。
6. 前記導電性の周辺部が、前記メモリセル（１０２、２０２）に対する電気的接続が確立される導電性材料の狭い隆起部からなる、請求項４に記載のＭＲＡＭ（１００、２００）。
7. 前記複数の対応する抵抗器（１１６、２１４）が複数のスペーサを含み、前記スペーサがそれぞれ、１つの線（１１０、１１２、１１４、２１４）を前記磁気メモリセル（１０２、２０２）の個々の磁気メモリセルと接続し、前記スペーサがそれぞれ、前記メモリセル（１０２、２０２）からの熱伝導に対する障壁を形成するように、断熱性である周辺部と、導電性である中心部とを有する接続面を有し、それによりセルの状態の切り換えを容易化する、請求項１に記載のＭＲＡＭ（１００、２００）。
8. 前記複数の対応する抵抗器（１１６、２１４）が複数のスペーサを含み、前記スペーサがそれぞれ、１つの線を前記磁気メモリセル（１０２、２０２）の個々の磁気メモリセルと接続し、前記スペーサがそれぞれ、前記メモリセル（１０２、２０２）からの熱伝導に対する障壁を形成するように、断熱材を用いる接続面を有し、それによりセルの状態の切り換えを容易化する、請求項１に記載のＭＲＡＭ（１００、２００）。
9. 前記対応する抵抗器（３０４、４０４）が前記グリッド内の前記線（３０４、４０４）の断面を縮小した領域として形成される、請求項１に記載のＭＲＡＭ（３００）。
10. メモリセル（１０２、２０２、３０２、４０２）と、ワード線およびビット線からなるグリッドと、前記ワード線および前記ビット線（１１０、１１２、１１４、２１０、２１２、３０４、４０４、４０６）を前記メモリセル（１０２、２０２、３０２、４０２）の個々のメモリセルと接続するスペーサとを含むＭＲＡＭデバイス（１００、２００、３００）を作成する方法であって、その方法が、
    等方性エッチング工程を用いて、前記スペーサのそれぞれの接続面内へ凹部をエッチングし、狭い接続部が確立される狭い隆起部が残されるようにするステップを含む、方法。
    

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