JP2020167180A - 記憶素子、半導体装置、磁気記録アレイ及び記憶素子の製造方法 - Google Patents
記憶素子、半導体装置、磁気記録アレイ及び記憶素子の製造方法 Download PDFInfo
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Abstract
Description
図1は、第1実施形態にかかる磁気記録アレイ300の構成図である。磁気記録アレイ300は、複数の記憶素子100と、複数の書き込み配線Wp1〜Wpnと、複数の共通配線Cm1〜Cmnと、複数の読み出し配線Rp1〜Rpnと、複数の第1スイッチング素子110と、複数の第2スイッチング素子120と、複数の第3スイッチング素子130とを備える。磁気記録アレイ300は、例えば、磁気メモリ等に利用できる。
図12は、第1変形例にかかる記憶素子101の平面図である。第1変形例にかかる記憶素子101は、化合物部41の形状が図4に示す化合物部40と異なる。その他の構成は、記憶素子100と同様であり、同様の構成には同一の符号を付し、説明を省く。
図13は、第2変形例にかかる記憶素子102の平面図である。図14は、第1配線20のx方向の幅の中心を通るyz平面(図14におけるB−B線に沿った面)で切断した断面である。第2変形例にかかる記憶素子102は、化合物部42の大きさが図4に示す化合物部40と異なる。その他の構成は、記憶素子100と同様であり、同様の構成には同一の符号を付し、説明を省く。
図15は、第3変形例にかかる記憶素子103の断面図である。図15は、記憶素子103を第1配線20のy方向の幅の中心を通るxz平面で切断した断面である。第3変形例にかかる記憶素子103は、z方向から見て磁気抵抗効果素子10の−x方向の位置のみに化合物部43が存在する点が、図3に示す化合物部40と異なる。その他の構成は、記憶素子100と同様であり、同様の構成には同一の符号を付し、説明を省く。
図16は、第4変形例にかかる記憶素子104の断面図である。図16は、記憶素子104を第1配線20のy方向の幅の中心を通るxz平面で切断した断面である。第4変形例にかかる記憶素子104は、化合物部44の構成が、図3に示す化合物部40と異なる。その他の構成は、記憶素子100と同様であり、同様の構成には同一の符号を付し、説明を省く。
図17は、第5変形例にかかる記憶素子105の断面図である。図17は、記憶素子105を第1配線20のy方向の幅の中心を通るxz平面で切断した断面である。第5変形例にかかる記憶素子105は、第2部分31Bのx方向の長さが、図3に示す記憶素子100と異なる。その他の構成は、記憶素子100と同様であり、同様の構成には同一の符号を付し、説明を省く。
図18は、第6変形例にかかる記憶素子106の断面図である。図18は、記憶素子106を第1配線20のy方向の幅の中心を通るxz平面で切断した断面である。第6変形例にかかる記憶素子106は、第2導電部32のx方向の長さが、図3に示す記憶素子100と異なる。その他の構成は、記憶素子100と同様であり、同様の構成には同一の符号を付し、説明を省く。
図19は、第7変形例にかかる記憶素子107の断面図である。図19は、記憶素子107を第1配線20のy方向の幅の中心を通るxz平面で切断した断面である。第7変形例にかかる記憶素子107は、電極35の構成及び化合物部45の形状及び位置が、図3に示す電極30及び化合物部40と異なる。その他の構成は、記憶素子100と同様であり、同様の構成には同一の符号を付し、説明を省く。
2 第2強磁性層
3 非磁性層
10 磁気抵抗効果素子
20 第1配線
30、35 電極
31 第1導電部
31A 第1部分
31B 第2部分
32 第2導電部
40、41、42、43、44、45 化合物部
40a 第1面
40A、41A、42A 重畳部
40B、41B、42B 非重畳部
50、51、52、53 絶縁層
100、101、102、103、104、105 記憶素子
110 第1スイッチング素子
120 第2スイッチング素子
130 第3スイッチング素子
200 半導体装置
300 磁気記録アレイ
Claims (14)
- 第1強磁性層と、
第2強磁性層と、
第1方向において前記第1強磁性層と前記第2強磁性層とに挟まれた非磁性層と、
前記第1方向と異なる第2方向に延び、前記第1方向において前記第1強磁性層を前記非磁性層と挟む第1配線と、
前記第1方向において前記第2強磁性層を前記非磁性層と少なくとも一部で挟む電極と、
前記電極の内部に位置し、前記電極より熱伝導率の低い化合物部と、
を備える、記憶素子。 - 前記電極は、前記第2強磁性層に近い位置から第1導電部と第2導電部とを有し、
前記第2導電部は、前記第1導電部より導電率が高く、
前記化合物部は、前記第1導電部と前記第2導電部との間に位置する、請求項1に記載の記憶素子。 - 前記第1導電部の前記電極側の第1面は、前記第1導電部と前記第2導電部との境界に沿う面に対して前記第1配線に向って窪む凹部を形成し、
前記化合物部は、前記凹部に設けられている、請求項2に記載の記憶素子。 - 前記第1導電部は、前記第2強磁性層と前記第1方向に重なる第1部分と、前記第1部分を覆い第2方向に延びる第2部分と、を有する、請求項2又は3に記載の記憶素子。
- 前記第2強磁性層の少なくとも一部は、前記第1方向において前記化合物部と重ならない、請求項1〜4のいずれか一項に記載の記憶素子。
- 前記化合物部は、前記第1方向において前記第1強磁性層と重なる部分を有する、請求項1〜5のいずれか一項に記載の記憶素子。
- 前記化合物部は、前記第1方向から見て、前記第1強磁性層を前記第2方向に挟む、請求項1〜6のいずれか一項に記載の記憶素子。
- 前記化合物部は、前記第1方向から見て、前記第1強磁性層を囲む、請求項1〜7のいずれか一項に記載の記憶素子。
- 前記化合物部の前記第1配線側の第1面が湾曲している、請求項1〜8のいずれか一項に記載の記憶素子。
- 前記化合物部の第1位置における前記第1方向の厚みは、前記第1位置より前記第1強磁性層から離れた第2位置における前記第1方向の厚みより厚い、請求項1〜9のいずれか一項に記載の記憶素子。
- 前記第1配線は、電流が流れる際のスピンホール効果によってスピン流を発生させる機能を有する金属、合金、金属間化合物、金属硼化物、金属炭化物、金属珪化物、金属燐化物のいずれかを含む、請求項1〜10のいずれか一項に記載の記憶素子。
- 請求項1〜11のいずれか一項に記載の記憶素子と、
前記記憶素子と電気的に接続された複数のスイッチング素子と、を備える半導体装置。 - 請求項1〜11のいずれか一項に記載の記憶素子を複数有する、磁気記録アレイ。
- 第1導電層、第1磁性層、非磁性層、第2磁性層を順に積層する工程と、
第1磁性層、非磁性層、第2磁性層を所定の形状に加工し、第1強磁性層、非磁性層、第2強磁性層の順に積層された磁気抵抗効果素子を形成する工程と、
前記磁気抵抗効果素子の周囲を絶縁層で被覆する工程と、
前記磁気抵抗効果素子及び前記絶縁層の一面に、凹部を有する第2導電層を形成する工程と、
前記第2導電層の前記凹部を絶縁層で埋める工程と、を備える、記憶素子の製造方法。
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