JP2005130622A

JP2005130622A - 電源装置

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Publication number: JP2005130622A
Application number: JP2003363896A
Authority: JP
Inventors: Isao Yamamoto; 勲山本; Yoichi Tamegai; 洋一爲我井
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-10-23
Filing date: 2003-10-23
Publication date: 2005-05-19
Anticipated expiration: 2023-10-23
Also published as: US20050088856A1; TW200525868A; KR20050039577A; CN1617432A; US7253596B2; JP3763830B2

Abstract

【課題】シリーズレギュレータとスイッチングレギュレータの帰還点を共有すると、切り替え動作時にアンダーシュートが発生する。
【解決手段】電源装置１０は、並列接続されたＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０を切り替えて動作させ、電源１１からの電池電圧Ｖｂａｔを一定の出力電圧Ｖ０に制御する。ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０の共通の出力端における検出電圧Ｖｓは、帰還入力端子ＦＢＩＮに入力され、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０に帰還する。ＬＤＯレギュレータ２０からＤＣ／ＤＣコンバータ３０への切り替え時のアンダーシュートを抑えるため、タイミング信号発生器５０は、プリドライブ回路３８に能力切替タイミング信号ＣＮＴＳＷを与えて、ＤＣ／ＤＣコンバータ３０の制御能力を立ち上げ時の低能力モードから高能力モードに切り替える。
【選択図】図１

Description

この発明は、電源装置に関し、特にシリーズレギュレータとスイッチングレギュレータを組み合わせて電源電圧を変換する電源装置に関する。

携帯電話機やＰＤＡ（Personal Data Assistant）などの電池駆動型の携帯機器では、ユーザが使用していない間は、スリープ状態や待ち受け状態にして、消費電流を少なくし、電池を長持ちさせる対策が取られている。このような携帯機器では、負荷電流の大きさにより、低ドロップアウト（ＬＤＯ）レギュレータなどのシリーズレギュレータとＤＣ／ＤＣコンバータなどのスイッチングレギュレータとを切り替えて使用することで、効率の高い電圧変換が可能となる。すなわち、待ち受け時などの低負荷時には、低消費電流型のＬＤＯレギュレータに切り替えて電力消費を抑え、使用時に負荷が大きくなると、ＤＣ／ＤＣコンバータに切り替えて効率を上げている。

しかしながら、ＬＤＯレギュレータとＤＣ／ＤＣコンバータを排他的にオンオフさせると、切り替え動作時に出力電圧に変動が生じ、安定した電圧を供給することができなくなる。そこで、切り替え動作時の電圧変動を最小限に抑えるための対策が必要となる。

特許文献１には、電源出力電圧を一定に制御するシリーズレギュレータおよびスイッチングレギュレータを備え、負荷電流の大きさによってシリーズレギュレータとスイッチングレギュレータを切り替えて動作させる電源システムであって、切り替え時にシリーズレギュレータとスイッチングレギュレータの同時動作期間を設けたものが開示されている。
特開２００３−９５１５号公報

シリーズレギュレータからスイッチングレギュレータへの切り替え時に、シリーズレギュレータとスイッチングレギュレータの同時動作期間を設けると、シリーズレギュレータとスイッチングレギュレータはフィードバック系において帰還点を共有するために、スイッチングレギュレータの立ち上げ時に出力電圧が一時的に目標電圧から外れるアンダーシュートまたはオーバーシュートが発生する。切り替え時に出力電圧にこのような過渡的な変動が現れると、切り替えの前後にわたって安定した変換電圧を出力することができない。

本発明はこうした状況に鑑みてなされたもので、その目的は、シリーズレギュレータとスイッチングレギュレータの切り替え時に出力電圧を安定化することのできる電源装置の提供にある。

本発明のある態様は電源装置に関する。この装置は、電源電圧を所定の電圧に変換して共通の出力端子に出力するシリーズレギュレータと、前記電源電圧を前記所定の電圧に変換して前記共通の出力端子に出力するスイッチングレギュレータと、前記共通の出力端子における検出電圧を前記シリーズレギュレータと前記スイッチングレギュレータとに帰還する共通の帰還部と、負荷電流の大きさに応じて前記シリーズレギュレータと前記スイッチングレギュレータとを切り替えて動作させる切替制御部とを含む。前記切替制御部は、前記シリーズレギュレータから前記スイッチングレギュレータへの切り替え時に、前記シリーズレギュレータと前記スイッチングレギュレータの同時動作期間を設け、この同時動作期間内では前記スイッチングレギュレータの能力を通常より弱める。さらに、前記切替制御部は、前記同時動作期間の終了後に前記スイッチングレギュレータを通常の能力に切り替えてもよい。この構成によれば、シリーズレギュレータからスイッチングレギュレータへの切り替え時のアンダーシュートまたはオーバーシュートによる出力変動を少なくすることができる。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、シリーズレギュレータとスイッチングレギュレータの切り替え時の電圧変動を抑えることができる。

図１は、実施の形態に係る電源装置１０の構成図である。電源装置１０は、シリーズレギュレータの一例であるＬＤＯレギュレータ２０と、スイッチングレギュレータの一例であるＤＣ／ＤＣコンバータ３０とを有し、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０は出力端を共有して並列接続され、負荷に応じて切り替え動作可能に構成されている。ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０はともにリチウムイオン電池などの電源１１からの電池電圧Ｖｂａｔを一定の出力電圧Ｖ０に制御する。

ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０の共通の出力端において出力電圧Ｖ０を２つの分圧抵抗Ｒ１、Ｒ２で分圧することにより、検出電圧Ｖｓが得られる。検出電圧Ｖｓは、帰還入力端子ＦＢＩＮに入力され、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０に帰還する。ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０は、基準電圧源４０から共通の基準電圧Ｖｒｅｆの入力を受け、基準電圧Ｖｒｅｆと検出電圧Ｖｓの誤差にもとづいたフィードバック制御により、出力電圧Ｖ０を安定化する。このように、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０は、帰還点を共有して動作する。

ここで、出力電圧Ｖ０と検出電圧Ｖｓの間には、Ｖ０＝Ｖｓ×（１＋Ｒ１／Ｒ２）の関係がある。出力電圧Ｖ０が目標値２．２Ｖに制御されている場合、２つの分圧抵抗Ｒ１、Ｒ２をそれぞれ１４００ｋΩ、８００ｋΩとすると、検出電圧Ｖｓは０．８Ｖである。

ＬＤＯレギュレータ２０は、第１誤差増幅器２２と、ＰチャネルＭＯＳトランジスタ（以下、単にＰＭＯＳゲートという）Ｔｒ３とを含む。ＰＭＯＳゲートＴｒ３のソースは電源入力端子ＢＡＴＳに接続され、ドレインはＬＤＯレギュレータ出力端子ＬＤＯＯＵＴに接続されており、ゲートには第１誤差増幅器２２の出力が加えられる。

第１誤差増幅器２２は、プラス端子に検出電圧Ｖｓ、マイナス端子に基準電圧Ｖｒｅｆの入力を受けて、検出電圧Ｖｓと基準電圧Ｖｒｅｆを比較し、検出電圧Ｖｓの方が大きければ、ＰＭＯＳゲートＴｒ３をオフにし、基準電圧Ｖｒｅｆの方が大きければ、ＰＭＯＳゲートＴｒ３をオンにする。

ＬＤＯレギュレータ２０のＰＭＯＳゲートＴｒ３は、第１誤差増幅器２２の出力に応じてオンオフ動作し、電源１１からの電池電圧Ｖｂａｔを降圧し、ＬＤＯレギュレータ出力端子ＬＤＯＯＵＴに出力する。ＬＤＯレギュレータ２０により降圧された電圧は、平滑用コンデンサＣ１により安定化されて、出力電圧Ｖ０として出力される。フィードバック制御によりＬＤＯレギュレータ２０の出力電圧Ｖ０は目標値２．２Ｖに保たれる。

第１誤差増幅器２２に入力されるＬＤＯレギュレータ・イネーブル信号（以下、ＬＤＯＥＮ信号という）は、ＬＤＯレギュレータ２０のオンオフを制御するための信号である。タイミング信号発生器５０から第１誤差増幅器２２に入力されるＬＤＯレギュレータオンオフ切替タイミング信号（以下、ＣＮＴＬＤＯ信号という）は、ＬＤＯレギュレータ２０のオンオフを切り替えるタイミングを制御するための信号である。

ＤＣ／ＤＣコンバータ３０は、第２誤差増幅器３２と、発振器３４と、ＰＷＭ（Pulse Wide Modulation）コンパレータ３６と、プリドライブ回路３８と、ＰＭＯＳゲートＴｒ１と、ＮＭＯＳゲートＴｒ２とを含む。ＰＭＯＳゲートＴｒ１とＮＭＯＳゲートＴｒ２は電源１１と直列接続されており、ＰＭＯＳゲートＴｒ１のソースは電源入力端子ＢＡＴＳに接続され、ＰＭＯＳゲートＴｒ１のドレインはＮＭＯＳゲートＴｒ２のソースに接続されて、ＮＭＯＳゲートＴｒ２のドレインは接地されている。また、ＰＭＯＳゲートＴｒ１のドレインはスイッチングレギュレータ出力端子ＳＷＯＵＴに接続されており、ＰＭＯＳゲートＴｒ１とＮＭＯＳゲートＴｒ２のゲートにはプリドライブ回路３８の出力が加えられる。

第２誤差増幅器３２は、プラス端子に基準電圧Ｖｒｅｆ、マイナス端子に検出電圧Ｖｓの入力を受けて、検出電圧Ｖｓと基準電圧Ｖｒｅｆを比較し、誤差出力信号（以下、ＥＲＯＵＴ信号という）を出力し、ＰＷＭコンパレータ３６に与える。ＰＷＭコンパレータ３６は、発振器３４が出力する三角波信号（以下、ＯＳＣ信号という）と、第２誤差増幅器３２が出力するＥＲＯＵＴ信号とを比較し、比較結果にもとづいてパルス幅が変調されたパルス信号（以下、ＰＷＭＯＵＴ信号という）を出力して、プリドライブ回路３８に与える。プリドライブ回路３８は、ＰＷＭコンパレータ３６からのＰＷＭＯＵＴ信号にもとづいて、ＰＭＯＳゲートＴｒ１およびＮＭＯＳゲートＴｒ２のオンオフ制御を行う。

ＰＷＭコンパレータ３６の出力するＰＷＭＯＵＴ信号のデューティ比により、ＰＭＯＳゲートＴｒ１とＮＭＯＳゲートＴｒ２のオンデューティが調節され、スイッチングレギュレータ出力端子ＳＷＯＵＴから降圧された電圧が出力される。ＤＣ／ＤＣコンバータ３０により降圧された電圧は、コンデンサＬおよび平滑用コンデンサＣ１により安定化されて、出力電圧Ｖ０として出力される。フィードバック制御によりＤＣ／ＤＣコンバータ３０の出力電圧Ｖ０は目標値２．２Ｖに保たれる。

発振器３４に入力されるスイッチングレギュレータ・イネーブル信号（以下、ＳＷＥＮ信号という）は、ＤＣ／ＤＣコンバータ３０のオンオフを制御するための信号である。タイミング信号発生器５０からプリドライブ回路３８に入力されるスイッチングレギュレータ能力切替タイミング信号（以下、ＣＮＴＳＷ信号という）は、ＤＣ／ＤＣコンバータ３０の能力を切り替えるタイミングを制御するための信号である。

電源装置１０におけるＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０の切り替え動作を説明する。最初に、電源制御端子ＰＷＲＣＮＴの入力信号（以下、ＰＷＲＣＮＴ信号という）がＨレベルで、レギュレータ切替端子ＳＥＬＥＣＴの入力信号（以下、ＳＥＬＥＣＴ信号という）がＬレベルの場合の動作を説明する。ＨレベルのＰＷＲＣＮＴ信号が、第１ＡＮＤゲート４４に入力される。ＬレベルのＳＥＬＥＣＴ信号がインバータ４２により反転してＨレベルの信号となり、第１ＡＮＤゲート４４に入力される。第１ＡＮＤゲート４４はＨレベルのＬＤＯＥＮ信号を出力し、ＬＤＯレギュレータ２０の第１誤差増幅器２２をアクティブに設定する。これによりＬＤＯレギュレータ２０がオンになる。

一方、第２ＡＮＤゲート４６は、ＨレベルのＰＷＲＣＮＴ信号とＬレベルのＳＥＬＥＣＴ信号の入力を受け、ＬレベルのＳＷＥＮ信号を出力し、発振器３４を非アクティブに設定する。これによりＤＣ／ＤＣコンバータ３０がオフになる。

次に、ＰＷＲＣＮＴ信号がＨレベルで、ＳＥＬＥＣＴ信号がＨレベルの場合の動作を説明する。ＨレベルのＰＷＲＣＮＴ信号が、第１ＡＮＤゲート４４に入力される。ＨレベルのＳＥＬＥＣＴ信号がインバータ４２により反転してＬレベルの信号となり、第１ＡＮＤゲート４４に入力される。第１ＡＮＤゲート４４はＬレベルのＬＤＯＥＮ信号を出力し、ＬＤＯレギュレータ２０の第１誤差増幅器２２を非アクティブに設定する。これによりＬＤＯレギュレータ２０がオフになる。

一方、第２ＡＮＤゲート４６は、ＨレベルのＰＷＲＣＮＴ信号とＨレベルのＳＥＬＥＣＴ信号の入力を受け、ＨレベルのＳＷＥＮ信号を出力し、発振器３４をアクティブに設定する。これによりＤＣ／ＤＣコンバータ３０がオンになる。

最後に、ＰＷＲＣＮＴ信号がＬレベルの場合は、ＳＥＬＥＣＴ信号のレベルに関係なく、第１ＡＮＤゲート４４からＬレベルのＬＤＯＥＮ信号が出力され、第２ＡＮＤゲート４６からＬレベルのＳＷＥＮ信号が出力されるため、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０はともにオフになる。

以上述べたように、ＳＥＬＥＣＴ信号がＬレベルのときは、ＬＤＯレギュレータ２０がオン、ＤＣ／ＤＣコンバータ３０がオフに設定され、ＳＥＬＥＣＴ信号がＨレベルのときは、ＤＣ／ＤＣコンバータ３０がオン、ＬＤＯレギュレータ２０がオフに設定される。このように、ＳＥＬＥＣＴ信号のレベルの切り替えにより、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０が原則的には排他的にオンオフ制御され、動作が切り替えられる。ここで、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０を完全に排他的にオンオフ制御すると、切り替え時にＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０が同時にオフになる瞬間があり、出力電圧Ｖ０が不安定になるため、切り替え直後にはＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０が同時にオンになる同時動作期間を設ける。

しかしながら、切り替え時にＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０の同時動作期間が設けられても、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０が帰還点を共有していることから、ＬＤＯレギュレータ２０からＤＣ／ＤＣコンバータ３０への切り替え時にＬＤＯレギュレータ２０の出力がＤＣ／ＤＣコンバータ３０のフィードバック系に影響を与え、アンダーシュートまたはオーバーシュートが発生する。

図２（ａ）、（ｂ）を用いてアンダーシュートが発生する原因を説明する。図２（ａ）は、ＤＣ／ＤＣコンバータ３０の通常動作時におけるＥＲＯＵＴ信号とＯＳＣ信号とＰＷＭＯＵＴ信号の関係を説明する図である。ＤＣ／ＤＣコンバータ３０がＶｂａｔ＝３．６［Ｖ］時に目標値２．２Ｖの出力電圧Ｖ０を安定して出力しているとき、ＰＭＯＳゲートＴｒ１がオンになる時間は全体の６１パーセント、ＮＭＯＳゲートＴｒ２がオンになる時間は３９パーセントであり、ＰＷＭＯＵＴ信号のデューティ比は約６０パーセントである。ＯＳＣ信号の下限電圧は０．２Ｖ、上限電圧は１．５Ｖであり、ＥＲＯＵＴ信号の電圧は約１．０Ｖである。

図２（ｂ）は、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０の同時動作時におけるＥＲＯＵＴ信号とＯＳＣ信号とＰＷＭＯＵＴ信号の関係を説明する図である。ＬＤＯレギュレータ２０からＤＣ／ＤＣコンバータ３０への切り替え時にＤＣ／ＤＣコンバータ３０は初期デューティ比５０パーセントで動作を開始する。しかし、ＬＤＯレギュレータ２０がまだオフになっていないため、ＬＤＯレギュレータ２０が目標値２．２Ｖの出力電圧Ｖ０を出力しており、出力端が共通になっていることから、検出電圧Ｖｓは、ＬＤＯレギュレータ２０の出力により高く設定されたまま、帰還入力端子ＦＢＩＮに入力され、ＤＣ／ＤＣコンバータ３０に帰還する。その結果、ＥＲＯＵＴ信号は、図２（ａ）で示した通常動作時の１．０Ｖよりも低くなり、図２（ｂ）に示すように、ＰＭＯＳゲートＴｒ１のオン時間Ｔ１が通常動作時より短くなり、ＮＭＯＳゲートＴｒ２のオン時間Ｔ２が長くなる。したがって、出力電圧Ｖ０がＬＤＯレギュレータ２０からの出力により目標値２．２Ｖになっているにもかかわらず、ＤＣ／ＤＣコンバータ３０のフィードバック系は出力電圧Ｖ０を下げる方向に制御し、アンダーシュートが発生する。

図３（ａ）、（ｂ）を用いて、ＬＤＯレギュレータ２０からＤＣ／ＤＣコンバータ３０への切り替え時におけるアンダーシュートの発生状況およびアンダーシュートの抑制方法を説明する。ここでは、電池電圧Ｖｂａｔが３．６Ｖ程度である場合を考える。このとき、出力電圧Ｖ０の目標値２．２Ｖは電池電圧Ｖｂａｔの１／２より大きい。

図３（ａ）は、ＤＣ／ＤＣコンバータ３０の出力電圧Ｖ０の変化を示す図であり、図３（ｂ）は、ＬＤＯレギュレータ２０の出力電圧Ｖ０の変化を示す図である。ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０の同時動作期間が設けられるため、時刻ｔ０において、ＤＣ／ＤＣコンバータ３０がオフからオンに切り替わったとき、ＬＤＯレギュレータ２０はオンのままであり、ＤＣ／ＤＣコンバータ３０がオンに切り替わる時刻ｔ０より遅い時刻ｔ１において、オフに切り替わる。

図３（ｂ）のグラフ２０４に示すように、ＬＤＯレギュレータ２０がオフに切り替わる時刻ｔ１までは、ＬＤＯレギュレータ２０の出力電圧Ｖ０は目標値２．２Ｖであり、時刻ｔ１以降は０Ｖになる。一方、図３（ａ）に示すように、ＤＣ／ＤＣコンバータ３０の立ち上げ時刻ｔ０において、ＬＤＯレギュレータ２０がオンのまま、ＤＣ／ＤＣコンバータ３０がオンに切り替わるため、ＤＣ／ＤＣコンバータ３０の出力電圧Ｖ０の初期値は２．２Ｖである。

時刻ｔ０において、ＤＣ／ＤＣコンバータ３０は初期デューティ比が５０パーセントで立ち上がる。しかし、出力電圧Ｖ０の初期値は１／２Ｖｂａｔよりも高い２．２Ｖであるため、ＤＣ／ＤＣコンバータ３０は出力電圧Ｖ０を１／２Ｖｂａｔに向けて下げる方向に制御する。仮にＬＤＯレギュレータ２０がオフである状況を考えると、図３（ａ）の点線のグラフ２０２に示すように、出力電圧Ｖ０はいったんに１／２Ｖｂａｔにまで下降し、その後、デューティ比の増加により上昇して、目標値２．２Ｖに制御される。実際にはＬＤＯレギュレータ２０がオンであるため、ＬＤＯレギュレータ２０の出力がＤＣ／ＤＣコンバータ３０の出力を押し上げる方向に作用し、図３（ａ）の実線のグラフ２００に示すように、出力電圧Ｖ０は１／２Ｖｂａｔに向かって下降するが、１／２Ｖｂａｔまで下がり切らずに上昇して、目標値２．２Ｖに制御される。

このように、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０の同時動作時には、ＤＣ／ＤＣコンバータ３０の内部状態がデューティ比５０パーセントに対応するものとなっているにもかかわらず、出力電圧Ｖ０がＤＣ／ＤＣコンバータ３０の立ち上げ時から既に目標値２．２Ｖを出しており、そのためフィードバック制御によりＮＭＯＳゲートＴｒ２のオンデューティが長くなり、ＤＣ／ＤＣコンバータ３０は出力電圧Ｖ０を一時的に下げる方向に制御してしまう。その結果、ＤＣ／ＤＣコンバータ３０の立ち上げ時に出力電圧Ｖ０が目標値から下がるアンダーシュートが発生する。以上、出力電圧Ｖ０の目標値２．２Ｖが電池電圧Ｖｂａｔの１／２より大きい場合のアンダーシュートの発生原因を説明したが、出力電圧Ｖ０の目標値２．２Ｖが電池電圧Ｖｂａｔの１／２より小さい場合は、逆に出力電圧Ｖ０がいったん１／２Ｖｂａｔに向かって上がってから目標値２．２Ｖに収束するオーバーシュートが発生する。

アンダーシュートおよびオーバーシュートは、ＬＤＯレギュレータ２０がオンのまま、ＤＣ／ＤＣコンバータ３０が最大能力で動作することから、フィードバック制御が逆方向に働くことにより発生する。アンダーシュートおよびオーバーシュートを抑制するために、本実施の形態の電源装置１０では、ＤＣ／ＤＣコンバータ３０の立ち上げ時にＤＣ／ＤＣコンバータ３０の能力を低く抑える。図３（ａ）に示すように、電源装置１０は、時刻ｔ０においてＤＣ／ＤＣコンバータ３０を低能力モードで立ち上げ、時刻ｔ２に至るまで能力を制限して電圧変換を行う。時刻ｔ１において、ＬＤＯレギュレータ２０がオフに切り替わった後、時刻ｔ２において、ＤＣ／ＤＣコンバータ３０の能力を通常に戻し、ＤＣ／ＤＣコンバータ３０を高能力モードで動作させる。

ＤＣ／ＤＣコンバータ３０の能力を切り替えるタイミングを制御するために、タイミング信号発生器５０は、ＨレベルのＳＥＬＥＣＴ信号の入力を受けた場合に、ＬＤＯレギュレータ２０にはＣＮＴＬＤＯ信号を与えて、ＬＤＯレギュレータ２０をオンからオフに切り替えるタイミングを指示し、ＤＣ／ＤＣコンバータ３０にはＣＮＴＳＷ信号を与えて、ＤＣ／ＤＣコンバータ３０を低能力から高能力に切り替えるタイミングを指示する。

図４（ａ）、（ｂ）を用いて、タイミング信号発生器５０によるＤＣ／ＤＣコンバータ３０の能力切り替えタイミング制御を説明する。図４（ａ）において、比較のためにアンダーシュートが起こる場合のタイミング制御を説明し、図４（ｂ）において、アンダーシュートを抑制するためのタイミング制御を説明する。

図４（ａ）は、アンダーシュートが起こる場合のＳＥＬＥＣＴ信号、ＣＮＴＬＤＯ信号、ＣＮＴＳＷ信号、およびＥＲＯＵＴ信号の関係を示す図である。時刻ｔ０において、ＳＥＬＥＣＴ信号がＬレベルからＨレベルに変わり、ＤＣ／ＤＣコンバータ３０がオンになり低能力モードで立ち上がる。一方、ＬＤＯレギュレータ２０は、ＣＮＴＬＤＯ信号がＨレベルである間は、オンのままであり、時刻ｔ２においてＣＮＴＬＤＯ信号がＬレベルになったとき、オフに切り替わる。ＤＣ／ＤＣコンバータ３０は、ＣＮＴＳＷ信号がＬレベルである間は、低能力モードを続け、ＬＤＯレギュレータ２０がオフになる前の時刻ｔ１において、ＣＮＴＳＷ信号がＨレベルになったときに、低能力から高能力に切り替わる。

図４（ａ）では、ＬＤＯレギュレータ２０がオンである時刻ｔ１において、ＤＣ／ＤＣコンバータ３０の能力が大きくなり、出力電圧Ｖ０が下がってアンダーシュートが発生し、ＥＲＯＵＴ信号の値が急上昇する。また、ＬＤＯレギュレータ２０がオフになる時刻ｔ２においても、出力電圧Ｖ０が下がってアンダーシュートが発生し、ＥＲＯＵＴ信号が急上昇する。したがって、アンダーシュートを抑制するためには、ＥＲＯＵＴ信号が１．０Ｖの通常動作点に達する付近でＤＣ／ＤＣコンバータ３０の能力を大きくすることが必要である。

図４（ｂ）は、ＤＣ／ＤＣコンバータ３０の能力切り替えタイミングを変えて、アンダーシュートを抑えた場合のＳＥＬＥＣＴ信号、ＣＮＴＬＤＯ信号、ＣＮＴＳＷ信号、ＥＲＯＵＴ信号の関係を示す図である。時刻ｔ０において、ＳＥＬＥＣＴ信号がＬレベルからＨレベルに変わり、ＤＣ／ＤＣコンバータ３０がオンになり、低能力モードで立ち上がる。タイミング信号発生器５０は、ＨレベルのＳＥＬＥＣＴ信号の発生後の時刻ｔ１において、ＣＮＴＬＤＯ信号をＬレベルに変え、これによりＬＤＯレギュレータ２０は、オフに切り替わる。さらに、タイミング信号発生器５０は、ＬＤＯレギュレータ２０がオフになった後の時刻ｔ２において、ＣＮＴＳＷ信号をＨレベルに変え、これによりＤＣ／ＤＣコンバータ３０は低能力から高能力に切り替わる。

時刻ｔ０から時刻ｔ１までの間、ＬＤＯレギュレータ２０とＤＣ／ＤＣコンバータ３０が同時動作するが、ＤＣ／ＤＣコンバータ３０の能力が制限されているため、アンダーシュートは抑えられる。時刻ｔ１において、ＬＤＯレギュレータ２０がオフになり、出力電圧Ｖ０を下げるが、ＤＣ／ＤＣコンバータ３０が低能力モードで動作しているため、フィードバック制御により、時刻ｔ１以降、ＥＲＯＵＴ信号が徐々に持ち上がっていき、ＰＭＯＳゲートＴｒ１のオン時間が長くなり、出力電圧Ｖ０が上がっていく。次に、時刻ｔ２において、ＤＣ／ＤＣコンバータ３０の能力が大きくなるが、このとき、既に目標値２．２Ｖの出力電圧Ｖ０における正常帰還点付近での能力切り替えのため、アンダーシュートは抑えられる。

このように、タイミング信号発生器５０が、ＬＤＯレギュレータ２０をオフにしてから、ＤＣ／ＤＣコンバータ３０を低能力から高能力に切り替えるという順序でタイミング制御することにより、ＥＲＯＵＴ信号の変化が緩やかになり、アンダーシュートが抑えられる。以上は、アンダーシュートを抑制するためのタイミング制御を説明したが、オーバーシュートを抑制するためのタイミング制御も同様である。

タイミング信号発生器５０は、内部発振器とシフトレジスタとを有し、ＨレベルのＳＥＬＥＣＴ信号が入力されると、シフトレジスタを動作させ、ＳＥＬＥＣＴ信号がＨレベルになってからのクロック数をカウントし、ｎ１クロックだけ遅れてＨレベルになるＣＮＴＬＤＯ信号、ｎ２クロックだけ遅れてＨレベルになるＣＮＴＳＷ信号を発生する。ただし、自然数ｎ１、ｎ２の間にはｎ１＜ｎ２の関係が成り立つ。

タイミング信号発生器５０の別の構成例として、タイミング信号発生器５０をコンデンサＣと抵抗Ｒを用いたＣＲ時定数回路により構成し、ＨレベルのＳＥＬＥＣＴ信号の入力を受けて、時定数ＣＲだけ遅れたタイミングを生成することにより、ＣＮＴＬＤＯ信号およびＣＮＴＳＷ信号を発生してもよい。

タイミング信号発生器５０のさらに別の構成例として、切り替え動作時の出力電圧Ｖ０を入力して、アンダーシュートによる出力電圧Ｖ０の変動がある幅に収束したことを検出する回路を設け、ＨレベルのＳＥＬＥＣＴ信号の入力を受けてから、出力電圧Ｖ０がある電圧範囲内に収束したときに、ＨレベルのＣＮＴＳＷ信号を発生してもよい。

次に、ＤＣ／ＤＣコンバータ３０の能力を切り替えるための構成と動作を説明する。図５は、ＤＣ／ＤＣコンバータ３０の能力切替を行うプリドライブ回路３８の構成図である。プリドライブ回路３８内に構成される能力切替回路は、ＮＭＯＳゲートＴｒ２のオン時間を制限し、ＰＭＯＳゲートＴｒ１がオフになっても、ＮＭＯＳゲートＴｒ２がすぐにオンにならないように、デッドタイムを設ける。プリドライブ回路３８には、図１に示すように、ＰＷＭコンパレータ３６からのＰＷＭＯＵＴ信号とタイミング信号発生器５０からのＣＮＴＳＷ信号が与えられるが、説明をわかりやすくするために、これらの信号をそれぞれプリドライブ入力信号（以下、ＰＲＥＩＮ信号という）、デッドタイム制御信号（以下、ＣＮＴＤＥＡＤ信号という）と呼ぶ。また、デッドタイム制御されるＮＭＯＳゲートＴｒ２をパワートランジスタＴｒ２とも呼ぶ。

プリドライブ回路３８は、ＰＭＯＳゲートＴｒ３と、ＮＭＯＳゲートＴｒ４と、デッドタイム切替ゲートＳＷ１と、ＯＲゲート５２とを含み、ＰＭＯＳゲートＴｒ３のドレインとＮＭＯＳゲートＴｒ４のソースの間には、プルアップ抵抗Ｒ３、Ｒ４が接続され、コンデンサＣ２とともに時定数回路を構成する。

ＰＲＥＩＮ信号がＬレベルで、ＣＮＴＤＥＡＤ信号がＨレベルのときの動作を説明する。ＯＲゲート５２は、ＬレベルのＰＲＥＩＮ信号と、ＨレベルのＣＮＴＤＥＡＤ信号の入力を受け、Ｈレベルの信号を出力し、デッドタイム切替ゲートＳＷ１をオフにする。ＬレベルのＰＲＥＩＮ信号がＰＭＯＳゲートＴｒ３とＮＭＯＳゲートＴｒ４のゲートに加えられ、ＰＭＯＳゲートＴｒ３はオンに、ＮＭＯＳゲートＴｒ４はオフになる。これにより、ＰＭＯＳゲートＴｒ３と１５０ＫΩのプルアップ抵抗Ｒ３と１０ｋΩのプルアップ抵抗Ｒ４とコンデンサＣ２による時定数回路が構成され、電源１１からの電圧によりパワートランジスタＴｒ２が遅くオンされる。したがって、パワートランジスタＴｒ２がオンになるまでにデッドタイムが発生する。このときのデッドタイム制御モードを「ロング」と呼ぶ。

次に、ＰＲＥＩＮ信号とＣＮＴＤＥＡＤ信号がともにＬレベルのときの動作を説明する。ＯＲゲート５２は、ＬレベルのＰＲＥＩＮ信号とＣＮＴＤＥＡＤ信号の入力を受け、Ｌレベルの信号を出力し、デッドタイム切替ゲートＳＷ１をオンにする。ＬレベルのＰＲＥＩＮ信号により、ＰＭＯＳゲートＴｒ３はオンに、ＮＭＯＳゲートＴｒ４はオフになる。これにより、デッドタイム切替ゲートＳＷ１と１０ＫΩのプルアップ抵抗Ｒ４とコンデンサＣ２による時定数回路が構成され、電源１１からの電圧によりパワートランジスタＴｒ２がただちにオンされる。したがって、パワートランジスタＴｒ２がオンになるまでのデッドタイムは短くなる。このときのデッドタイム制御モードを「ショート」と呼ぶ。

さらに、ＰＲＥＩＮ信号がＨレベルのときの動作を説明する。このときはＣＮＴＤＥＡＤ信号のレベルに関係なく、ＯＲゲート５２はＨレベルの信号を出力し、デッドタイム切替ゲートＳＷ１をオフにする。また、ＨレベルのＰＲＥＩＮ信号により、ＰＭＯＳゲートＴｒ３はオフに、ＮＭＯＳゲートＴｒ４はオンになる。デッドタイム切替ゲートＳＷ１とＰＭＯＳゲートＴｒ３がともにオフのため、電源１１からの電力はパワートランジスタＴｒ２に供給されることがなく、パワートランジスタＴｒ２はオフになる。また、このとき、ＮＭＯＳゲートＴｒ４がオンになるため、コンデンサＣ２に蓄えられた電荷がプルアップ抵抗Ｒ４を流れて放電される。

図６は、以上に述べたパワートランジスタＴｒ２のデッドタイム制御における信号の入出力を真理値表としてまとめたものであり、ＣＮＴＤＥＡＤ信号とＰＲＥＩＮ信号を入力とした場合における、デッドタイム切替ゲートＳＷ１、デッドタイム制御モード、およびパワートランジスタＴｒ２のオンオフ状態が表されている。

図７は、タイミング信号発生器５０によるデッドタイム制御モードの切り替えタイミングを説明する図である。時刻ｔ０でＳＥＬＥＣＴ信号がＨレベルになり、このときＤＣ／ＤＣコンバータ３０が立ち上がるが、このとき、タイミング信号発生器５０はＣＮＴＤＥＡＤ信号をＨレベルに設定する。これにより、デッドタイム切替ゲートＳＷ１がオフになり、プリドライブ入力信号ＰＲＥＩＮが０の間、ＮＭＯＳゲートＴｒ２のオン時間にデッドタイムが生じる。これがデッドタイム制御のロングモードである。図８（ａ）は、そのときのＰＭＯＳゲートＴｒ１とＮＭＯＳゲートＴｒ２のオンオフのタイムチャートを示す図である。ＰＭＯＳゲートＴｒ１がオフになっても、ＮＭＯＳゲートＴｒ２はすぐにはオンにならず、デッドタイムＤＴだけ遅れてオンになり、ＰＭＯＳゲートＴｒ１とＮＭＯＳゲートＴｒ２の両方が同時にオフになる時間が発生する。このように、ＤＣ／ＤＣコンバータ３０のＮＭＯＳゲートＴｒ２のオンタイミングに遅延をもたせることで、ＮＭＯＳゲートＴｒ２の能力に制限がかかり、出力電圧Ｖ０を下げる力が弱まり、その結果、アンダーシュートが少なくなる。

再び、図７を参照して、ＳＥＬＥＣＴ信号がＨレベルになった後、時刻ｔ１において、タイミング信号発生器５０はＣＮＴＬＤＯ信号をＬレベルに設定し、これにより、ＬＤＯレギュレータ２０がオフになる。さらにＬＤＯレギュレータ２０がオフになった後、時刻ｔ２において、タイミング信号発生器５０は、ＣＮＴＤＥＡＤ信号をＬレベルに設定する。これにより、デッドタイム切替ゲートＳＷ１がオフになり、ＮＭＯＳゲートＴｒ２のオン時間にはデッドタイムが生じない。これがデッドタイム制御のショートモードである。このとき、ＤＣ／ＤＣコンバータ３０は高能力に切り替わる。

以上の説明では、プリドライブ回路３８に設けられた能力切替回路が、図１のＮＭＯＳゲートＴｒ２がオンになる時間に遅延をもたせ、デッドタイムを設けることにより、ＮＭＯＳゲートＴｒ２のオンデューティを制限して、ＤＣ／ＤＣコンバータ３０の能力を低下させる構成を説明したが、同様の能力切替回路構成を図１のＰＭＯＳゲートＴｒ１側にも設け、ＰＭＯＳゲートＴｒ１のオンデューティを制限して、全体的にＤＣ／ＤＣコンバータ３０の能力を低下させるようにしてもよい。図８（ｂ）は、ＰＭＯＳゲートＴｒ１に対してもデッドタイム制御を行う場合のＰＭＯＳゲートＴｒ１とＮＭＯＳゲートＴｒ２のオンオフのタイムチャートを示す図である。ＰＭＯＳゲートＴｒ１がオンになるタイミングが遅れて、ＰＭＯＳゲートＴｒ１のオン時間にもデッドタイムＤＴが発生する。

図９は、ＤＣ／ＤＣコンバータ３０の別の能力切替回路の構成図である。プリドライブ回路３８の後段にセレクタ６４を設け、ＣＮＴＳＷ信号により、サイズの大きく能力の高い第１パワートランジスタセット６０と、サイズが小さく能力の低い第２パラートランジスタセット６２とを切り替えて動作させ、スイッチングレギュレータ出力端子ＳＷＯＵＴに変換電圧を出力する。

ＤＣ／ＤＣコンバータ３０のさらに別の能力切替回路の構成として、プリドライブ回路３８の後段にゲート電圧切替部を設けてもよい。ゲート電圧切替部は、ＣＮＴＳＷ信号にもとづいてＰＭＯＳゲートＴｒ１およびＮＭＯＳゲートＴｒ２のゲート電圧Ｖｇｓの大きさを変えることで、ＰＭＯＳゲートＴｒ１およびＮＭＯＳゲートＴｒ２の能力の高低を切り替える。

ＤＣ／ＤＣコンバータ３０のさらに別の能力切替回路の構成として、プリドライブ回路３８の後段にバックゲート電圧切替部を設けてもよい。バックゲート電圧切替部は、ＣＮＴＳＷ信号にもとづいてＰＭＯＳゲートＴｒ１およびＮＭＯＳゲートＴｒ２のバックゲート電圧Ｖｂｇの大きさを変えることで、ＰＭＯＳゲートＴｒ１およびＮＭＯＳゲートＴｒ２の能力の高低を切り替える。Ｖｂｇが負である場合は、能力が低下し、Ｖｂｇが０である場合は、能力が通常に戻る。

図１０は、実施の形態に係る電源装置１０の応用例を説明する図である。電源装置１０は、上述のように、電源１１からの電池電圧Ｖｂａｔを一定に制御するもので、ＬＤＯレギュレータ２０と、コイルＬを用いたＤＣ／ＤＣコンバータ３０とを含み、負荷に応じて切り替え可能である。電源装置１０の出力端子に複数の負荷、たとえばカメラＩＣ１１０ａ、メモリ１１０ｂを接続し、電源装置１０からの一定の出力電圧Ｖ０を供給する。負荷１１０ａ、１１０ｂと電源装置１０の間には、各負荷用に出力電圧Ｖ０を変換できる個別のＬＤＯレギュレータ１００ａ、ｂが設けられ、必要に応じて、電源装置１０から供給される出力電圧Ｖ０を降圧する。

負荷１１０ａ、１１０ｂの待機中には、電源装置１０はＬＤＯレギュレータ２０を用いて出力電圧Ｖ０を供給するため、低消費電力でノイズが発生しない。負荷１１０ａ、１１０ｂの動作時に電力が必要になると、電源装置１０はＤＣ／ＤＣコンバータ３０に切り替えて、大電流を負荷１１０ａ、１１０ｂに供給する。この構成によれば、複数の負荷に安定した出力電圧Ｖ０を供給した上で、これらの負荷を独立に制御することができる。したがって、携帯電話機やＰＤＡなどの電池駆動型の携帯機器において、効率が高く、安定した電力供給が可能となる。また、電源装置１０のＤＣ／ＤＣコンバータ３０を共有する構成であるため、降圧のために必要なコイルの数を最小にすることができ、実装面積を小さくすることができる。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、ＤＣ／ＤＣコンバータ３０のＮＭＯＳゲートＴｒ２のオンデューティを制限して、デッドタイムを設けることで、ＤＣ／ＤＣコンバータ３０が出力電圧Ｖ０を減らす方向に制御する能力を低下させ、アンダーシュートを抑えた。オーバーシュートの場合は、ＤＣ／ＤＣコンバータ３０のＰＭＯＳゲートＴｒ１のオンデューティを制限して、デッドタイムを設けることで、ＤＣ／ＤＣコンバータ３０の出力電圧Ｖ０を増やす方向に制御する能力を低下させることで、オーバーシュートを抑えることができる。また、アンダーシュート、オーバーシュートのどちらの場合でも、ＰＭＯＳゲートＴｒ１とＮＭＯＳゲートＴｒ２の両方のオンデューティを制限して、ＤＣ／ＤＣコンバータ３０の出力電圧Ｖ０の制御能力を全体的に低下させてもよい。

ＤＣ／ＤＣコンバータ３０の能力制限手段にはいろいろな方法があるが、いずれの方法であるかを問わず、ＤＣ／ＤＣコンバータ３０をいわば「弱くオン」することにより、ＬＤＯレギュレータ２０からＤＣ／ＤＣコンバータ３０への切り替え直後の過渡的な出力変動を抑えることができる。

実施の形態に係るＬＤＯレギュレータとＤＣ／ＤＣコンバータが切り替え可能に並列接続された電源装置の構成図である。図２（ａ）は、ＤＣ／ＤＣコンバータの通常動作時においてＰＷＭコンパレータが出力するパルス信号のデューティ比を説明する図であり、図２（ｂ）は、ＬＤＯレギュレータとＤＣ／ＤＣコンバータの同時動作時においてＰＷＭコンパレータが出力するパルス信号のデューティ比を説明する図である。図３（ａ）は、ＬＤＯレギュレータとＤＣ／ＤＣコンバータの同時動作時におけるＤＣ／ＤＣコンバータの出力電圧の変化を説明する図であり、図３（ｂ）は、ＬＤＯレギュレータとＤＣ／ＤＣコンバータの同時動作時におけるＬＤＯレギュレータの出力電圧の変化を説明する図である。図４（ａ）は、アンダーシュートが起こる場合のＤＣ／ＤＣコンバータの能力切り替えタイミングの制御を説明する図であり、図４（ｂ）は、アンダーシュートが抑えられる場合のＤＣ／ＤＣコンバータの能力切り替えタイミングの制御を説明する図である。ＤＣ／ＤＣコンバータの能力切替を行うプリドライブ回路の構成図である。ＤＣ／ＤＣコンバータのパワートランジスタのデッドタイム制御における信号の入出力の真理値表を示す図である。デッドタイム制御モードの切り替えタイミングを説明する図である。図８（ａ）、（ｂ）はデッドタイム制御されたパワートランジスタのオンオフのタイムチャートを示す図である。ＤＣ／ＤＣコンバータの別の能力切替回路の構成図である。実施の形態に係る電源装置の応用例を説明する図である。

符号の説明

１０電源装置、１１電源、２０ＬＤＯレギュレータ、２２第１誤差増幅器、３０ＤＣ／ＤＣコンバータ、３２第２誤差増幅器、３４発振器、３６ＰＷＭコンパレータ、３８プリドライブ回路、４０基準電圧源、５０タイミング信号発生器、Ｔｒ１ＰＭＯＳゲート、Ｔｒ２ＮＭＯＳゲート。

Claims

電源電圧を所定の電圧に変換して共通の出力端子に出力するシリーズレギュレータと、
前記電源電圧を前記所定の電圧に変換して前記共通の出力端子に出力するスイッチングレギュレータと、
前記共通の出力端子における検出電圧を前記シリーズレギュレータと前記スイッチングレギュレータとに帰還する共通の帰還部と、
負荷電流の大きさに応じて前記シリーズレギュレータと前記スイッチングレギュレータとを切り替えて動作させる切替制御部とを含み、
前記切替制御部は、前記シリーズレギュレータから前記スイッチングレギュレータへの切り替え時に、前記シリーズレギュレータと前記スイッチングレギュレータの同時動作期間を設け、この同時動作期間内では前記スイッチングレギュレータの能力を通常より弱めることを特徴とする電源装置。
前記切替制御部は、前記同時動作期間の終了後に前記スイッチングレギュレータを通常の能力に切り替えることを特徴とする請求項１に記載の電源装置。
前記切替制御部は、前記スイッチングレギュレータのオンデューティを調節することによって前記スイッチングレギュレータの能力を切り替える能力切替部を含むことを特徴とする請求項２に記載の電源装置。
前記切替制御部は、前記シリーズレギュレータと前記スイッチングレギュレータの切替制御信号の入力を受けて、前記シリーズレギュレータのオンオフ切替タイミング信号と、前記スイッチングレギュレータの能力切替タイミング信号とを生成するタイミング信号発生部を含み、
前記タイミング信号発生部が、前記シリーズレギュレータから前記スイッチングレギュレータへの切り替えを指示する切替制御信号の入力を受けた場合、その切替制御信号の入力後、所定時間を経過してから、前記シリーズレギュレータをオフに切り替えるタイミング信号を発生し、さらにその後、所定時間を経過してから、前記スイッチングレギュレータを低能力から高能力に切り替える能力切替タイミング信号を発生することを特徴とする請求項３に記載の電源装置。
前記能力切替部は、前記タイミング信号発生部が、前記切替制御信号の入力を受けた時点で、前記スイッチングレギュレータのオンタイミングに遅延をもたせることにより、前記スイッチングレギュレータを低能力で立ち上げ、前記タイミング信号発生部が、前記能力切替タイミング信号を発生した時点で、前記スイッチングレギュレータのオンタイミングの遅延を解除することにより、低能力から通常能力に切り替えることを特徴とする請求項４に記載の電源装置。