JP2016220402A - 電源回路および電子機器 - Google Patents

Abstract

【課題】レギュレータの切りかえ時の出力電圧ＶＯＵＴの変動を抑制する。【解決手段】リニアレギュレータ２００、スイッチングレギュレータ３００はそれぞれ、イネーブル状態において出力ライン１０４の出力電圧ＶＯＵＴを安定する。エラーアンプＥＡ２は、基準電圧ＶＲＥＦ２とフィードバック信号ＶＦＢ２の誤差を増幅し、誤差信号ＶＥＲＲを出力する。コントローラ４０２は、リニアレギュレータ２００からスイッチングレギュレータ３００へと切りかえるとき、オーバーラップ期間を挿入し、オーバーラップ期間において、リニアレギュレータ２００のイネーブル状態を維持し、エラーアンプＥＡ２をイネーブル状態、スイッチＳＷ１をオン状態とし、スイッチングトランジスタＭ２のスイッチングを停止する。【選択図】図２

Description

本発明は、電源回路に関する。

ある電圧を別の電圧レベルに変換して安定化するために電源回路が利用される。電源回路は、大きくリニアレギュレータとスイッチングレギュレータに分けられる。スイッチングレギュレータは、重負荷時の効率が高いが、軽負荷時にはスイッチング損失により効率が低下する。一方、リニアレギュレータは軽負荷時の効率が高いが、重負荷時には出力トランジスタのオン抵抗に起因する損失が大きくなって効率が低下する。

幅広い電流レンジで高効率を得るために、リニアレギュレータとスイッチングレギュレータが組み合わせて使用される場合がある。図１は、本発明者らが検討した電源回路の回路図である。

電源回路１００ｒは、入力同士、出力同士が共通に接続されたリニアレギュレータ２００、スイッチングレギュレータ３００を備える。リニアレギュレータ２００とスイッチングレギュレータ３００は、負荷の状態あるいは入力電圧Ｖ_ＩＮなどにもとづいて、一方がイネーブル、他方がディセーブルとされる。

特開２００８−３０５３８７号公報 特開２００８−６１４５２号公報 特開２００５−１３０６２２号公報 特開２０１４−１２８０３８号公報

このような電源回路１００ｒにおいて、リニアレギュレータ２００とスイッチングレギュレータ３００の切りかえ時に、出力電圧Ｖ_ＯＵＴがオーバーシュート、アンダーシュートするという問題が生ずる。また出力電圧Ｖ_ＯＵＴが目標電圧から逸脱した後、元の目標電圧に安定化されるまでに長い時間を要するという問題も生ずる。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、リニアレギュレータとスイッチングレギュレータの切りかえ時の出力電圧Ｖ_ＯＵＴの変動を抑制可能な電源回路の提供にある。

本発明のある態様は、電源回路に関する。電源回路は、イネーブル状態／ディセーブル状態が切りかえ可能であり、入力ラインの入力電圧を受け、イネーブル状態において出力ラインの出力電圧を所定の目標電圧に安定するリニアレギュレータと、イネーブル状態／ディセーブル状態が切りかえ可能であり、入力ラインの入力電圧を受け、イネーブル状態において出力ラインの出力電圧を目標電圧に安定化するスイッチングレギュレータと、リニアレギュレータおよびスイッチングレギュレータそれぞれのイネーブル状態／ディセーブル状態を切りかえるコントローラと、を備える。スイッチングレギュレータは、イネーブル状態／ディセーブル状態が切りかえ可能であり、非反転入力端子に基準電圧を受け、反転入力端子に出力電圧に応じたフィードバック信号を受け、イネーブル状態において基準電圧とフィードバック信号の誤差を増幅し、誤差信号を出力するエラーアンプと、エラーアンプの出力端子と反転入力端子の間に設けられたスイッチと、基準電圧に応じたベースラインを有するスロープ信号を生成するスロープ発生器と、誤差信号とスロープ信号とにもとづきパルス変調されたパルス信号を生成するパルス変調器と、パルス信号に応じてスイッチングトランジスタをスイッチングするドライバと、を備える。コントローラは、リニアレギュレータのイネーブル状態からスイッチングレギュレータのイネーブル状態に切りかえるときに、オーバーラップ期間を挿入し、オーバーラップ期間において、リニアレギュレータのイネーブル状態を維持し、エラーアンプをイネーブル状態、スイッチをオン状態とし、ドライバによるスイッチングトランジスタのスイッチングを停止する。

オーバーラップ期間において、スイッチがオンすることでエラーアンプはボルテージフォロアとして機能し、したがってエラーアンプの出力である誤差信号は、基準電圧と等しくなる。またスロープ発生器が生成するスロープ信号のベースラインを基準電圧にもとづいて設定することで、オーバーラップ期間において生成されるパルス信号のデューティ比を、スイッチングレギュレータのイネーブル状態におけるそれと同程度に近づけることができる。オーバーラップ期間の終了後、スイッチングレギュレータをイネーブル状態に切りかえることで、スイッチングレギュレータが最適なデューティ比でスイッチングするため、出力電圧のオーバーシュートやアンダーシュートを抑制できる。

パルス変調器は、所定の周期を有する周期信号を生成するオシレータと、誤差信号とスロープ信号を比較し、比較結果を示すリセット信号を生成するパルス幅変調コンパレータと、周期信号およびリセット信号に応じてレベルが遷移するパルス信号を生成するロジック回路と、を含んでもよい。

スロープ発生器は、キャパシタと、キャパシタを充電する電流源と、キャパシタを放電する放電スイッチと、キャパシタに生ずるランプ電圧を基準電圧と合成し、スロープ信号を生成するレベルシフト回路と、を含んでもよい。

レベルシフト回路は、アナログ加算器を含んでもよい。

スロープ信号のベースラインは、基準電圧から所定のオフセット幅、低下したレベルであってもよい。
オフセット幅を最適化することで、幅広い入力電圧範囲で、よりオーバーシュートやアンダーシュートを抑制できる。

スロープ発生器は、キャパシタと、キャパシタを充電する電流源と、キャパシタを放電する放電スイッチと、オフセット幅に相当するオフセット電圧を生成するオフセット電圧生成回路と、キャパシタに生ずるランプ電圧を基準電圧およびオフセット電圧と合成し、スロープ信号を生成するレベルシフト回路と、を含んでもよい。

レベルシフト回路は、ランプ電圧に基準電圧を加算し、オフセット電圧を減算するアナログ加減算器を含んでもよい。

レベルシフト回路は、ベースにランプ電圧を受ける第１バイポーラトランジスタと、第１バイポーラトランジスタと接続される第１電流源と、ベースコレクタが接続された第１バイポーラトランジスタと同型の第２バイポーラトランジスタと、第２バイポーラトランジスタと直列に接続された抵抗と、第２バイポーラトランジスタおよび抵抗の直列接続に、電流を供給する第２電流源と、第１バイポーラトランジスタのエミッタ電圧と基準電圧を加算し、第２バイポーラトランジスタのエミッタ電圧を減算するアナログ加減算器と、を含んでもよい。

電源回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。ある態様において、電源回路には、スイッチングレギュレータのインダクタ、平滑キャパシタ、を除く主要部が、集積化されてもよい。

本発明の別の態様は電子機器に関する。電子機器は、電池と、少なくともひとつの負荷と、電池の電圧を受け、少なくともひとつの負荷に電源電圧を供給する上述のいずれかの電源回路と、を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、リニアレギュレータからスイッチングレギュレータへの切りかえの際の、出力電圧の変動を抑制できる。

本発明者らが検討した電源回路の回路図である。 実施の形態に係る電源回路を示す回路図である。 パルス変調器の構成例を示す回路図である。 スロープ発生器の構成例を示す回路図である。 図２の電源回路のタイムチャートである。 図２の電源回路のオーバーラップ期間における動作波形図である。 図７（ａ）、（ｂ）は、図２の電源回路を備える電子機器のブロック図および外観図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る電源回路１００を示す回路図である。電源回路１００は、入力ライン１０２（入力端子）に入力電圧Ｖ_ＩＮを受け、出力ライン１０４（出力端子）に接続される負荷（不図示）に、所定の目標電圧に安定化された出力電圧Ｖ_ＯＵＴを供給する。入力電圧Ｖ_ＩＮは、図示しない電池からの電池電圧であってもよいし、あるいは図示しないＡＣ／ＤＣコンバータからの電圧であってもよいし、ＵＳＢ（Universal Serial Bus）などのバスから供給されるバス電圧であってもよい。

電源回路１００は、リニアレギュレータ２００、スイッチングレギュレータ３００、コントローラ４０２を備える。リニアレギュレータ２００は、イネーブル状態／ディセーブル状態が切りかえ可能であり、入力ライン１０２の入力電圧Ｖ_ＩＮを受け、イネーブル状態において出力ライン１０４の出力電圧Ｖ_ＯＵＴを目標電圧に安定する。

リニアレギュレータ２００は、ＬＤＯ（Low Drop Output）とも称され、出力トランジスタＭ１、第１エラーアンプＥＡ１、抵抗Ｒ１１，Ｒ１２および出力キャパシタ（平滑キャパシタ）Ｃ１を含む。出力トランジスタＭ１はＰチャンネルＭＯＳＦＥＴ（あるいはＰＮＰ型バイポーラトランジスタ）であり、入力ライン１０２と出力ライン１０４の間に設けられる。なお出力トランジスタＭ１がＮチャンネルＭＯＳＦＥＴあるいはＮＰＮ型バイポーラトランジスタで構成される場合もある。

抵抗Ｒ１１，Ｒ１２は、出力電圧Ｖ_ＯＵＴを所定の分圧比Ｒ１２／（Ｒ１１＋Ｒ１２）で分圧し、第１フィードバック信号Ｖ_ＦＢ１を生成する。第１エラーアンプＥＡ１は、所定の基準電圧Ｖ_ＲＥＦ１と第１フィードバック信号Ｖ_ＦＢ１の誤差を増幅し、出力トランジスタＭ１のゲート（ベース）に供給する。

リニアレギュレータ２００はそのイネーブル状態において、出力ライン１０４の出力電圧Ｖ_ＯＵＴを、以下の目標電圧に安定化させる。
Ｖ_ＯＵＴ＝Ｖ_ＲＥＦ１×（Ｒ１１＋Ｒ１２）／Ｒ１２

リニアレギュレータ２００のイネーブル状態／ディセーブル状態は、第１エラーアンプＥＡ１のイネーブル状態／ディセーブル状態と対応する。第１エラーアンプＥＡ１の状態は、コントローラ４０２が生成する制御信号ＥＮ１１に応じて切りかえられる。

第１エラーアンプＥＡ１や、後述の第２エラーアンプＥＡ２、パルス変調器３２０などのディセーブル状態は、それらのバイアス電流を遮断し、あるいはそれらへの電源電圧の供給停止により実現可能である。つまりディセーブル状態は、消費電力が実質的にゼロである状態と把握できる。

スイッチングレギュレータ３００もリニアレギュレータ２００と同様に、イネーブル状態／ディセーブル状態が切りかえ可能である。スイッチングレギュレータ３００は、入力ライン１０２の入力電圧Ｖ_ＩＮを受け、そのイネーブル状態において出力ライン１０４の出力電圧Ｖ_ＯＵＴを目標電圧に安定化する。スイッチングレギュレータ３００は降圧ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）である。

スイッチングレギュレータ３００は、スイッチングトランジスタＭ２、整流素子Ｄ１、インダクタＬ１、出力キャパシタＣ１、抵抗Ｒ２１，Ｒ２２およびスイッチングトランジスタＭ２を制御するコンバータコントローラ３０２を備える。

コントローラ４０２は、リニアレギュレータ２００およびスイッチングレギュレータ３００それぞれのイネーブル状態／ディセーブル状態を切りかえるとともに、スイッチングレギュレータ３００の内部回路を制御する。

スイッチングレギュレータ３００のコンバータコントローラ３０２は、主として、第２エラーアンプＥＡ２、スロープ発生器３１０、パルス変調器３２０、ドライバ３３０を備える。

第２エラーアンプＥＡ２は、イネーブル状態／ディセーブル状態が切りかえ可能であり、非反転入力端子（＋）に基準電圧Ｖ_ＲＥＦ２を受け、反転入力端子（−）に出力電圧Ｖ_ＯＵＴに応じた第２フィードバック信号Ｖ_ＦＢ２を受ける。抵抗Ｒ２１，Ｒ２２は、出力電圧Ｖ_ＯＵＴを分圧し、第２フィードバック信号Ｖ_ＦＢ２を生成する。基準電圧Ｖ_ＲＥＦ２は、Ｖ_ＲＥＦ１と同じであってもよいし、異なってもよい。同じである場合、抵抗Ｒ２１，Ｒ２２のペアを省略して、第１フィードバック信号Ｖ_ＦＢ１を、第２フィードバック信号Ｖ_ＦＢ２として用いてもよい。

第２エラーアンプＥＡ２は、イネーブル状態において基準電圧Ｖ_ＲＥＦ２とフィードバック信号Ｖ_ＦＢ２の誤差を増幅し、誤差信号Ｖ_ＥＲＲを出力する。第２エラーアンプＥＡ２の反転入力端子（−）と出力の間には、位相補償用のキャパシタや抵抗が挿入される。第２エラーアンプＥＡ２の状態は、コントローラ４０２が生成する制御信号ＥＮ２１にもとづいて切りかえられる。

スイッチＳＷ１は、第２エラーアンプＥＡ２の出力端子と反転入力端子（−）の間に設けられる。スイッチＳＷ１のオン、オフは、コントローラ４０２が生成する制御信号ＣＮＴ２１により制御される。たとえばスイッチＳＷ１は、ＮＭＯＳスイッチ、あるいはトランスファゲートで構成することができ、制御信号ＣＮＴ２１がハイレベルのときにオンとなる。

スロープ発生器３１０は、基準電圧Ｖ_ＲＥＦ２を受け、基準電圧Ｖ_ＲＥＦ２に応じたベースラインを有するスロープ信号Ｖ_{ＳＬＯＰＥ}を生成する。スロープ発生器３１０も、イネーブル状態とディセーブル状態が切りかえ可能であることが好ましく、コントローラ４０２が生成する制御信号ＥＮ２２にもとづいて切りかえられる。

パルス変調器３２０は、誤差信号Ｖ_ＥＲＲとスロープ信号Ｖ_{ＳＬＯＰＥ}とにもとづき、パルス変調されたパルス信号Ｓ_ＰＷＭを生成する。たとえばパルス変調器３２０は、周期が一定で、パルス幅が変化するパルス幅変調（ＰＷＭ）されたパルス信号Ｓ_ＰＷＭを生成する。パルス変調器３２０も、イネーブル状態／ディセーブル状態を切りかえ可能とすることが好ましく、この場合、コントローラ４０２が生成する制御信号ＥＮ２３にもとづいて切りかえられる。

ドライバ３３０は、パルス信号Ｓ_ＰＷＭに応じてスイッチングレギュレータ３００のスイッチングトランジスタＭ２をスイッチングする。ドライバ３３０は、制御信号ＣＮＴ２２に応じて、スイッチングトランジスタＭ２をスイッチングする動作状態と、スイッチングトランジスタＭ２のスイッチングを停止する停止状態とが切りかえ可能となっている。たとえばドライバ３３０は、パルス信号Ｓ_ＰＷＭと制御信号ＣＮＴ２２とを論理演算し、パルス信号Ｓ_ＰＷＭをマスクしてもよい。

コントローラ４０２は、スイッチングレギュレータ３００のイネーブル状態において、第２エラーアンプＥＡ２、スロープ発生器３１０、パルス変調器３２０をすべてイネーブル状態とし、またスイッチＳＷ１をオフとする。反対にスイッチングレギュレータ３００のディセーブル状態では、第２エラーアンプＥＡ２、スロープ発生器３１０、パルス変調器３２０をディセーブル状態とし、消費電力を低減する。

コントローラ４０２は、リニアレギュレータ２００のイネーブル状態（スイッチングレギュレータ３００のディセーブル状態）から、スイッチングレギュレータ３００のイネーブル状態（リニアレギュレータ２００のディセーブル状態）に切りかえるときに、オーバーラップ期間τを挿入する。コントローラ４０２は、オーバーラップ期間τにおいて、リニアレギュレータ２００をイネーブル状態に維持し、第２エラーアンプＥＡ２をイネーブル状態、スイッチＳＷ１をオン状態とする。またドライバ３３０によるスイッチングトランジスタＭ２のスイッチングを停止させる。

本実施の形態において、電源回路１００の主要部（リニアレギュレータ２００、コンバータコントローラ３０２、およびコントローラ４０２）は、ひとつの半導体基板に一体集積化される。図２では電源ＩＣ（Integrated Circuit）４００には、電源回路１００のうち、外付けの回路部品（Ｌ１，Ｃ１，Ｒ２１，Ｒ２２）を除く回路素子が集積化されている。

以上が電源回路１００の全体の構成である。本発明は図２のブロック図で把握されるさまざまな態様の回路を含むが、以下、それらの具体的な構成例を説明する。

図３は、パルス変調器３２０の構成例を示す回路図である。パルス変調器３２０は、オシレータ３２２、ＰＷＭ（パルス幅変調）コンパレータ３２４、ロジック回路３２６を含む。オシレータ３２２は、所定の周期Ｔ_Ｐを有する周期信号Ｓ_ＯＣＳを生成する。ＰＷＭコンパレータ３２４は、誤差信号Ｖ_ＥＲＲとスロープ信号Ｓ_{ＳＬＯＰＥ}を比較し、比較結果を示すリセット信号Ｓ_ＣＭＰを生成する。ロジック回路３２６は、周期信号Ｓ_ＯＳＣおよびリセット信号Ｓ_ＣＭＰに応じてレベルが遷移するパルス信号Ｓ_ＰＷＭを生成する。ロジック回路３２６は、ＳＲフリップフロップやＤフリップフロップなどで構成することができる。パルス信号Ｓ_ＰＷＭは、周期信号Ｓ_ＯＳＣに応答してオンレベル（たとえばハイレベル）となり、リセット信号Ｓ_ＣＭＰに応答してオフレベル（ローレベル）となる。

図４は、スロープ発生器３１０の構成例を示す回路図である。スロープ発生器３１０は、キャパシタＣ２１、電流源ＣＳ２１、放電スイッチＳＷ２１、レベルシフト回路（演算回路）３１２を備える。

キャパシタＣ２１の一端は接地される。電流源ＣＳ２１は、定電流ＩｃによってキャパシタＣ２１を充電する。放電スイッチＳＷ２１は、キャパシタＣ２１と並列に設けられており、オン状態においてキャパシタＣ２１を放電する。

放電スイッチＳＷ２１がオン、オフを繰り返すことにより、キャパシタＣ２１には、接地電圧（０Ｖ）をベースラインとするランプ電圧Ｖ_ＲＡＭＰが発生する。

ランプ電圧Ｖ_ＲＡＭＰは、電流源ＣＳ３１および第１バイポーラトランジスタＱ３１を含むソースフォロア回路に入力される。レベルシフト回路３１２は、ソースフォロア回路を経たランプ電圧Ｖ_ＲＡＭＰ’を基準電圧Ｖ_ＲＥＦと合成し、スロープ信号Ｖ_{ＳＬＯＰＥ}を生成する。
Ｖ_ＲＡＭＰ’＝Ｖ_ＲＡＭＰ＋Ｖ_ＢＥ
レベルシフト回路３１２は、アナログ加算器（加減算器）３１４を含む。アナログ加減算器３１４は、ランプ電圧Ｖ_ＲＡＭＰに応じた電圧Ｖ_ＲＡＭＰ’と、基準電圧Ｖ_ＲＥＦ２’を加算する。基準電圧Ｖ_ＲＥＦ２’は、バッファ３１６を経た基準電圧Ｖ_ＲＥＦ２であり、それらは等しい。基準電圧Ｖ_ＲＥＦ２を生成する電圧源の出力インピーダンスが十分低い場合、バッファ３１６は省略可能である。

ここで、スロープ信号Ｖ_{ＳＬＯＰＥ}のベースラインは、基準電圧Ｖ_ＲＥＦ２から所定のオフセット幅、低下したレベルとする。オフセット電圧生成回路３１８は、オフセット幅に相当するオフセット電圧Ｖ_ＯＦＳを生成する。オフセット電圧生成回路３１８は、第２電流源ＣＳ３２と抵抗Ｒ３１を含む。第２電流源ＣＳ３２が生成する電流をＩｃとすると、Ｖ_ＯＦＳ＝Ｒ３１×Ｉｃとなる。

第２バイポーラトランジスタＱ３２は、ベースコレクタが接続されており、抵抗Ｒ３１と直列に設けられる。加減算回路３１４には、電圧Ｖ_ＯＦＳ’が入力される。
Ｖ_ＯＦＳ’＝Ｖ_ＯＦＳ＋Ｖ_ＢＥ

加減算回路３１４は、以下の演算により、スロープ電圧Ｖ_{ＳＬＯＰＥ}を生成する。
Ｖ_{ＳＬＯＰＥ}＝Ｖ_ＲＡＭＰ’＋Ｖ_ＲＥＦ’−Ｖ_ＯＦＳ’
＝（Ｖ_ＲＡＭＰ＋Ｖ_ＢＥ）＋Ｖ_ＲＥＦ−（Ｖ_ＯＦＳ＋Ｖ_ＢＥ）
＝Ｖ_ＲＡＭＰ＋Ｖ_ＲＥＦ−Ｖ_ＯＦＳ
このようにして、加減算回路３１４は、キャパシタＣ２１に生ずるランプ電圧Ｖ_ＲＡＭＰを基準電圧Ｖ_ＲＥＦ’およびオフセット電圧Ｖ_ＯＦＳと合成し、スロープ信号Ｖ_{ＳＬＯＰＥ}を生成する。トランジスタＱ３１とＱ３２のペアにより、ソースフォロアの温度依存性が相殺される。

続いて、図２の電源回路１００の動作を説明する。
図５は、図２の電源回路１００のタイムチャートである。図５には、リニアレギュレータ２００のイネーブル状態から、スイッチングレギュレータ３００のイネーブル状態への動作を示す。図５には、各ブロックのイネーブル／ディセーブル状態の制御が示される。

時刻ｔ１より前において、リニアレギュレータ２００がイネーブル状態である。時刻ｔ１に、コントローラ４０２が、負荷電流Ｉ_ＯＵＴの増加を検出し、あるいは図示しない外部のホストプロセッサからの指示を受けると、スイッチングレギュレータ３００への遷移を開始する。

時刻ｔ１〜ｔ２が、オーバーラップ期間τに設定される。オーバーラップ期間τの間、制御信号ＥＮ１１はイネーブルを指示するハイレベルレベルであり、したがってリニアレギュレータ２００のイネーブル状態（ＥＮ）が維持される。またオーバーラップ期間τの間、コントローラ４０２は、第２エラーアンプＥＡ２、スロープ発生器３１０、パルス変調器３２０をイネーブル状態として、パルス信号Ｓ_ＰＷＭを生成可能な状態とする。このとき制御信号ＣＮＴ２１はハイレベルでありスイッチＳＷ１をオン状態である。制御信号ＣＮＴ２２はローレベルであるから、ドライバ３３０は停止状態であり、スイッチングトランジスタＭ２はスイッチングされない。

時刻ｔ２に、制御信号ＣＮＴ２１がローレベルとなりスイッチＳＷ１がオフし、また制御信号Ｓ２２がハイレベルとなり、ドライバ３３０が動作状態となる。

図６は、図２の電源回路１００のオーバーラップ期間における動作波形図である。
時刻ｔ１にスイッチＳＷ１がオンする。これにより、誤差信号Ｖ_ＥＲＲが直ちに基準電圧Ｖ_ＲＥＦ２まで上昇する。ここで留意すべきは、単にスイッチＳＷ１によってフィードバック信号Ｖ_ＦＢ２が第２エラーアンプＥＡ２の出力の誤差信号Ｖ_ＥＲＲに現れているのではなく、第２エラーアンプＥＡ２およびスイッチＳＷ１がボルテージフォロアとして動作し、フィードバックによってその非反転入力端子（＋）の基準電圧Ｖ_ＲＥＦ２が、誤差信号Ｖ_ＥＲＲに現れている点である。つまり第２エラーアンプＥＡ２の内部の差動アンプや増幅段のトランジスタ素子の動作点が、スイッチングレギュレータ３００のイネーブル状態と同等となっている。

また時刻ｔ１にスロープ発生器３１０がイネーブル状態となると、スロープ電圧Ｖ_{ＳＬＯＰＥ}のベースラインが、Ｖ_ＲＥＦ２−Ｖ_ＯＦＳのレベルまで上昇し、キャパシタＣ２１の充放電によりランプ電圧Ｖ_ＲＡＭＰが重畳されて、スロープ電圧Ｖ_{ＳＬＯＰＥ}が生成される。

このようにして生成されるスロープ電圧Ｖ_{ＳＬＯＰＥ}および誤差信号Ｖ_ＥＲＲは、スイッチングレギュレータ３００が定常状態で取り得る波形と実質的に同じである。つまりオーバーラップ期間において生成されるパルス信号Ｓ_ＰＷＭのデューティ比は、定常状態のスイッチングレギュレータ３００のデューティ比と実質的に同じである。ただしドライバ３３０は停止状態であるから、スイッチングトランジスタＭ２はスイッチングされない。

オーバーラップ期間の間、時刻ｔ１〜ｔ２の間、出力電圧Ｖ_ＯＵＴは、リニアレギュレータ２００によって所定の電圧レベルに安定化される。このオーバーラップ期間の間に、スロープ発生器３１０、第２エラーアンプＥＡ２およびパルス変調器３２０を、定常状態と同じ動作をさせておき、時刻ｔ２に、スイッチングレギュレータ３００をイネーブル状態に、リニアレギュレータ２００をディセーブル状態に切り替える。そうすると、切りかえ直後において、パルス変調器３２０は適正なデューティ比（パルス幅）を有するパルス信号Ｓ_ＰＷＭを生成することができ、したがってスイッチングトランジスタＭ２は適正なデューティ比でスイッチングされる。

以上が電源回路１００の動作である。
この電源回路１００では、オーバーラップ期間τの間に、基準電圧Ｖ_ＲＥＦ２を受ける第２エラーアンプＥＡ２を、ボルテージフォロアとして動作させるとともに、スロープ発生器３１０のベースラインを基準電圧Ｖ_ＲＥＦ２にもとづいて生成することとした。これにより、図６の時刻ｔ２の後も、一点鎖線や鎖線で示すような出力電圧Ｖ_ＯＵＴのアンダーシュートやオーバーシュートを抑制し、実線で示すように、目標電圧を維持することができる。

また、図６に示すように、スロープ信号Ｖ_{ＳＬＯＰＥ}のベースラインを、基準電圧Ｖ_ＲＥＦ２から所定のオフセット幅Ｖ_ＯＦＳ、低下したレベルに設定した。これにより、オフセット幅Ｖ_ＯＦＳを最適化することで、幅広い入力電圧範囲において、適切にオーバーシュートやアンダーシュートを抑制できる。

続いて、電源回路１００の用途を説明する。図７（ａ）、（ｂ）は、図２の電源回路１００を備える電子機器５００のブロック図および外観図である。電子機器５００は、たとえば携帯電話端末、タブレットＰＣ、ノート型ＰＣ、デスクトップＰＣ、デジタルカメラ、デジタルビデオカメラ、ポータブルオーディオ機器、ポータブルゲーム機器、据え置き型ゲームコンソール、テレビ、などである。

図７（ａ）、（ｂ）には、電子機器５００として無線通信機能を備えるデバイスが例示的に示される。

電子機器５００は、アンテナ５０２、無線部（ＲＦ部）５０４、ベースバンドプロセッサ５０６、アプリケーションプロセッサ５０８、サウンドプロセッサ５１０、オーディオ出力装置５１２、オーディオ入力装置５１４、ディスプレイ装置５１８、ユーザインタフェース装置５１６を備える。

ベースバンドプロセッサ５０６およびアプリケーションプロセッサ５０８は、電子機器５００を統合的に制御する。これらは１チップ化されてもよい。

無線部５０４は、アンテナ５０２を利用して、図示しない基地局との間で無線通信する。より具体的には無線部５０４は、ベースバンドプロセッサ５０６から出力されるベースバンド信号を変調し、高周波信号に変換して、アンテナ５０２から送信周波数の電波を放射せしめる。また無線部５０４は、アンテナ５０２が受信した基地局からの受信信号を復調し、ベースバンド信号に変換してベースバンドプロセッサ５０６に出力する。

ユーザインタフェース装置５１６は、タッチパネルやキーボードおよびその制御ＩＣなどを含む。アプリケーションプロセッサ５０８は、ユーザインタフェース装置５１６からのユーザ入力を検出する。

ディスプレイ装置５１８は、ＬＣＤ（液晶ディスプレイ）あるいは有機ＥＬ（Electro-Luminescence）ディスプレイと、その制御ＩＣ（ディスプレイドライバ）を含み、アプリケーションプロセッサ５０８により生成された画像データを表示する。

サウンドプロセッサ５１０は、音声信号の入出力を制御する。サウンドプロセッサ５１０は、アプリケーションプロセッサ５０８により生成されたオーディオ信号をアナログ信号に変換し、スピーカやヘッドホンなどのオーディオ出力装置５１２に出力する。またサウンドプロセッサ５１０は、マイクなどのオーディオ入力装置５１４に入力されたアナログオーディオ信号をデジタル信号に変換し、アプリケーションプロセッサ５０８に出力する。

電源回路１００は、電池２からの電圧Ｖ_ＢＡＴを受け、負荷として接続されたベースバンドプロセッサ５０６、アプリケーションプロセッサ５０８、サウンドプロセッサ５１０などに電源電圧Ｖ_ＤＤ１〜Ｖ_ＤＤ３を供給する。

こうした電子機器５００において、アプリケーションプロセッサ５０８あるいはベースバンドプロセッサ５０６は、電子機器５００全体を統合的に制御するメインプロセッサとして把握され、その他の回路ブロックは、メインプロセッサの制御下で動作する。そこでメインプロセッサにおいて、超軽負荷状態、たとえば電子機器５００のスタンバイ状態（スリープ状態、ディープスリープ状態も含む）においてアサートされる制御信号Ｓ_ＭＯＤＥを生成し、電源回路１００に送信してもよい。電源回路１００のコントローラ４０２は、この制御信号Ｓ_ＭＯＤＥにもとづいて、リニアレギュレータ２００とスイッチングレギュレータ３００を切りかえる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

（第１変形例）
オーバーラップ期間におけるドライバのスイッチング停止方法はそれには限定されない。たとえばドライバ３３０の前段のパルス変調器３２０において、ロジック回路３２６のセット端子に入力される周期信号Ｓ_ＯＳＣをマスクすることで、スイッチングを停止してもよい。

（第２変形例）
実施の形態ではダイオード整流型のＤＣ／ＤＣコンバータを説明したが、同期整流型にも適用可能である。

（第３変形例）
パルス変調器３２０の構成も図３のそれには限定されない。たとえばパルス変調器３２０からオシレータ３２２、ロジック回路３２６を省略し、ＰＷＭコンパレータ３２４の出力である比較信号Ｓ_ＣＭＰをパルス信号Ｓ_ＰＷＭとしてもよい。この場合、ランプ波形（のこぎり波を含む）のスロープ信号Ｖ_{ＳＬＯＰＥ}を、誤差信号Ｖ_ＥＲＲによってスライスし、Ｖ_{ＳＬＯＰＥ}＞Ｖ_ＥＲＲのときとＶ_{ＳＬＯＰＥ}＜Ｖ_ＥＲＲのときとで異なるレベルをとるパルス信号Ｓ_ＰＷＭを生成してもよい。あるいは、パルス変調器３２０は、電圧モードではなく、電流モードであってもよい。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

２…電池、１００…電源回路、１０２…入力ライン、１０４…出力ライン、２００…リニアレギュレータ、Ｍ１…出力トランジスタ、ＥＡ１…第１エラーアンプ、Ｒ１１，Ｒ１２…抵抗、Ｃ１…出力キャパシタ、３００…スイッチングレギュレータ、Ｍ２…スイッチングトランジスタ、Ｄ１…整流素子、Ｌ１…インダクタ、３０２…コンバータコントローラ、ＥＡ２…第２エラーアンプ、ＳＷ１…スイッチ、３１０…スロープ発生器、３１２…レベルシフト回路、３２０…パルス変調器、３２２…オシレータ、３２４…ＰＷＭコンパレータ、３２６…ロジック回路、３３０…ドライバ、４００…電源ＩＣ、４０２…コントローラ、５００…電子機器、５０２…アンテナ、５０４…無線部、５０６…ベースバンドプロセッサ、５０８…アプリケーションプロセッサ、５１０…サウンドプロセッサ、５１２…オーディオ出力装置、５１４…オーディオ入力装置、５１６…ユーザインタフェース装置、５１８…ディスプレイ装置。

Claims (10)

1. イネーブル状態／ディセーブル状態が切りかえ可能であり、入力ラインの入力電圧を受け、前記イネーブル状態において出力ラインの出力電圧を所定の目標電圧に安定するリニアレギュレータと、
   イネーブル状態／ディセーブル状態が切りかえ可能であり、前記入力ラインの前記入力電圧を受け、前記イネーブル状態において前記出力ラインの前記出力電圧を前記目標電圧に安定化するスイッチングレギュレータと、
   前記リニアレギュレータおよび前記スイッチングレギュレータそれぞれの前記イネーブル状態、前記ディセーブル状態を切りかえるコントローラと、
   を備え、
   前記スイッチングレギュレータは、
   イネーブル状態／ディセーブル状態が切りかえ可能であり、非反転入力端子に基準電圧を受け、反転入力端子に前記出力電圧に応じたフィードバック信号を受け、前記イネーブル状態において前記基準電圧と前記フィードバック信号の誤差を増幅し、誤差信号を出力するエラーアンプと、
   前記エラーアンプの出力端子と前記反転入力端子の間に設けられたスイッチと、
   前記基準電圧に応じたベースラインを有するスロープ信号を生成するスロープ発生器と、
   前記誤差信号と前記スロープ信号とにもとづき、パルス変調されたパルス信号を生成するパルス変調器と、
   前記パルス信号に応じて前記スイッチングレギュレータのスイッチングトランジスタをスイッチングするドライバと、
   を備え、
   前記コントローラは、前記リニアレギュレータのイネーブル状態から前記スイッチングレギュレータのイネーブル状態に切りかえるときに、オーバーラップ期間を挿入し、前記オーバーラップ期間において、前記リニアレギュレータを前記イネーブル状態に維持し、前記エラーアンプをイネーブル状態、前記スイッチをオン状態とし、前記ドライバによる前記スイッチングトランジスタのスイッチングを停止することを特徴とする電源回路。
2. 前記パルス変調器は、
   所定の周期を有する周期信号を生成するオシレータと、
   前記誤差信号と前記スロープ信号を比較し、比較結果を示すリセット信号を生成するパルス幅変調コンパレータと、
   前記周期信号および前記リセット信号に応じてレベルが遷移する前記パルス信号を生成するロジック回路と、
   を含むことを特徴とする請求項１に記載の電源回路。
3. 前記スロープ発生器は、
   キャパシタと、
   前記キャパシタを充電する電流源と、
   前記キャパシタを放電する放電スイッチと、
   前記キャパシタに生ずるランプ電圧を前記基準電圧と合成し、前記スロープ信号を生成するレベルシフト回路と、
   を含むことを特徴とする請求項１または２に記載の電源回路。
4. 前記レベルシフト回路は、アナログ加算器を含むことを特徴とする請求項３に記載の電源回路。
5. 前記スロープ信号の前記ベースラインは、前記基準電圧から所定のオフセット幅、低下したレベルであることを特徴とする請求項１から４のいずれかに記載の電源回路。
6. 前記スロープ発生器は、
   キャパシタと、
   前記キャパシタを充電する電流源と、
   前記キャパシタを放電する放電スイッチと、
   前記オフセット幅に相当するオフセット電圧を生成するオフセット電圧生成回路と、
   前記キャパシタに生ずるランプ電圧を前記基準電圧および前記オフセット電圧と合成し、前記スロープ信号を生成するレベルシフト回路と、
   を含むことを特徴とする請求項５に記載の電源回路。
7. 前記レベルシフト回路は、前記ランプ電圧に前記基準電圧を加算し、前記オフセット電圧を減算するアナログ加減算器を含むことを特徴とする請求項６に記載の電源回路。
8. 前記レベルシフト回路は、
   ベースに前記ランプ電圧を受ける第１バイポーラトランジスタと、
   前記第１バイポーラトランジスタと接続される第１電流源と、
   ベースコレクタが接続された前記第１バイポーラトランジスタと同型の第２バイポーラトランジスタと、
   前記第２バイポーラトランジスタと直列に接続された抵抗と、
   前記第２バイポーラトランジスタおよび前記抵抗の直列接続に、電流を供給する第２電流源と、
   前記第１バイポーラトランジスタのエミッタ電圧と前記基準電圧を加算し、前記第２バイポーラトランジスタのエミッタ電圧を減算するアナログ加減算器と、
   を含むことを特徴とする請求項６に記載の電源回路。
9. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から８のいずれかに記載の電源回路。
10. 電池と、
    少なくともひとつの負荷と、
    前記電池の電圧を受け、前記少なくともひとつの負荷に電源電圧を供給する請求項１から９のいずれかに記載の電源回路と、
    を備えることを特徴とする電子機器。

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