JP2005019941A - 半導体素子の素子分離膜形成方法 - Google Patents
半導体素子の素子分離膜形成方法 Download PDFInfo
- Publication number
- JP2005019941A JP2005019941A JP2003389231A JP2003389231A JP2005019941A JP 2005019941 A JP2005019941 A JP 2005019941A JP 2003389231 A JP2003389231 A JP 2003389231A JP 2003389231 A JP2003389231 A JP 2003389231A JP 2005019941 A JP2005019941 A JP 2005019941A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- trench
- threshold voltage
- film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000002955 isolation Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000008569 process Effects 0.000 claims abstract description 35
- 150000002500 ions Chemical class 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 25
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910052796 boron Inorganic materials 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 2
- 238000009826 distribution Methods 0.000 abstract description 6
- 238000000206 photolithography Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- -1 boron ions Chemical class 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 しきい値電圧調節のためのイオンが注入された領域のイオン濃度分布を一定にして素子の性能を向上させることを可能にする半導体素子の素子分離膜製造方法を提供する。
【解決手段】 半導体基板の表面にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上に、フォトエッチング工程を行って活性領域及び素子分離領域を定義するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域に拡散することを最大限抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う段階と、前記酸化工程によって前記活性領域から前記側壁酸化膜へ拡散された前記しきい値電圧調節用イオンを補充するために前記活性領域にイオン注入を行う段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む。
【選択図】図4
【解決手段】 半導体基板の表面にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上に、フォトエッチング工程を行って活性領域及び素子分離領域を定義するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域に拡散することを最大限抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う段階と、前記酸化工程によって前記活性領域から前記側壁酸化膜へ拡散された前記しきい値電圧調節用イオンを補充するために前記活性領域にイオン注入を行う段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む。
【選択図】図4
Description
本発明は、半導体素子の素子分離膜形成方法に関する。
一般に、半導体素子の素子分離膜形成工程は、半導体基板の所定領域に素子分離膜形成用のフォトレジストパターンを形成し、このパターンをエッチングマスクとしてエッチング工程を行ってトレンチを形成する。この際、前記エッチング工程に対して発生したエッチング損傷を補償し、トレンチの上部又は底部コーナーのラウンディング(rounding)処理及び前記トレンチ内に埋め込まれる酸化膜の接着力を増大させるために、前記形成されたトレンチの側壁に側壁酸化膜を形成する酸化工程を行う。
この際、前記半導体基板には、前記素子分離膜形成工程の前にイオン注入工程を介してしきい値電圧調節のためのイオン注入を行うが、前記酸化工程によって前記しきい値電圧調節のためのイオン注入の際に注入されたイオンは前記側壁酸化膜へ拡散する現象が発生する。
したがって、前記しきい値電圧調節のためのイオンが注入された領域から側壁酸化膜へ拡散されたイオンにより、しきい値電圧調節のためのイオンが注入された領域は、不均一なイオン濃度分布を有する。よって、前記不均一なイオン濃度分布はハンプ(hump)現象をもたらすようにし、これはしきい値電圧が低くなる逆狭チャネル幅効果(inverse narrow width effect)を発生させて素子の性能を低下させるという問題点がある。
本発明は、かかる問題点を解決するためのもので、その目的は、しきい値電圧調節のためのイオンが注入された領域のイオン濃度分布を一定にして素子の性能を向上させることを可能にする半導体素子の素子分離膜製造方法を提供することにある。
上記目的を達成するための本発明の思想は、半導体基板の表面にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上にフォトエッチング工程を行い、活性領域及び素子分離領域を定義するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域に拡散することを最大限抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う段階と、前記酸化工程によって前記活性領域から前記側壁酸化膜へ拡散された前記しきい値電圧調節用イオンを補充するために前記活性領域にイオン注入を行う段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む。
前記側壁酸化膜は、前記トレンチ形成の際にトレンチの上部又は底部コーナーのラウンディング処理を行うと同時に、前記トレンチの内部に埋め込まれる酸化膜の接着力を増大させるために、50〜100Å程度の厚さに形成することが好ましい。
前記酸化工程は温度800〜950℃程度の範囲内でドライ酸化方式によって行うことが好ましい。
前記酸化工程の後、活性領域に行うイオン注入工程は10〜25Kevのエネルギー帯域で1E11〜1E12ion/cm2のドーズで行うことが好ましい。
前記しきい値電圧調節のために注入されるイオンはボロンを用いることが好ましい。
本発明によれば、前記トレンチに側壁酸化膜を形成する酸化工程が行われる温度を低め、前記酸化工程の際に側壁酸化膜へ拡散されたイオンを補充するためのイオン注入工程を行うことにより、しきい値電圧調節のためのイオンが注入された活性領域のイオン濃度分布を一定にして素子の性能を改善させることができるという効果がある。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ここで、本発明の実施例は、様々な変形実施が可能であり、本発明は下記の実施例に限定されるものと解釈されてはならない。これらの実施例は当技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することができ、或いはその間に第3の膜が介在されることもできる。
図1ないし図5は本発明の好適な一実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
図1を参照すると、半導体基板10の上部全面にスクリーン酸化膜11を形成する。前記半導体基板10は、P型トランジスターが形成される領域(以下、「PMOS領域」という)とN型トランジスターが形成される領域(以下、「NMOS領域」という)とに区分定義されている。前記スクリーン酸化膜(図示せず)は後続のイオン注入工程に対する損失を低下させるためのバッファ層の機能を行う。この際、スクリーン酸化膜(図示せず)は約700〜900℃程度の温度で50〜70Å程度の厚さにウェット又はドライ酸化方式で形成する。
次に、フォト/エッチング工程を用いてPMOS及びNMOS領域それぞれにウェル領域形成及びしきい値電圧調節のためのイオン注入工程を行う。図1にはNMOS領域に形成されたしきい値電圧調節のためのイオンが注入された領域、すなわち活性領域Aのみが示されている。前記PMOS領域のしきい値電圧調節のためのイオン注入ドーパントは砒素As又はリンPを用い、NMOS領域のしきい値電圧調節のためのイオン注入ドーパントはボロンBを用いる。次に、前記スクリーン酸化膜11をエッチング工程によって除去する。
図2を参照すると、前記工程済みの半導体基板10の上部全面にゲート酸化膜12、ポリシリコン膜14及びパッド窒化膜16を順次形成する。
前記ゲート酸化膜12は温度750〜850℃程度の範囲内でドライ又はウェット酸化工程を行った後、温度900〜910程度の範囲でN2ガスを用いて20〜30分間アニーリング工程を行うことにより、500〜700Å程度の厚さに形成することができる。
前記ポリシリコン膜14は温度500〜550℃程度の範囲で約0.1〜3torrの圧力、SiH4又はSi2H6のようなSiソースガスとPH3ガス雰囲気中でドープト非晶質シリコン(doped Poly Silicon)膜を250〜500Å程度の厚さに形成することができる。
また、パッド窒化膜16はLPCVD(Low Pressure Chemical Vapor Deposition)法によって900〜2000Å程度の厚さに形成することができる。
図3を参照すると、前記結果物上にフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターン(図示せず)をエッチングマスクとしてエッチング工程を行い、素子分離領域を定義するトレンチTを形成する。
前記トレンチTを形成するに際して、前記半導体基板10は75〜85°程度の特定の傾きをもつようにエッチングを行う。
図4を参照すると、前記トレンチTの側壁に酸化工程によって側壁酸化膜18を形成する。この側壁酸化膜18は前記トレンチTの形成のためのエッチング時に側壁に対して発生するエッチング損傷を補償し、トレンチTの上部または底部コーナーのラウンド処理及び前記トレンチTの内部が埋め込まれる酸化膜の接着力を増大させるために形成する。この際、前記側壁酸化膜18は温度約800〜950℃程度の範囲内でドライ酸化方式によって50〜100Å程度の厚さに形成することができる。従来の技術における側壁酸化膜を形成するための酸化工程の際に1000〜1150℃程度の温度で行ったが、NMOS領域にしきい値電圧調節のために注入されたボロンイオンが前記側壁酸化膜18へ拡散してしきい値電圧調節のためのイオンの濃度を低下させた。したがって、本発明では800〜950℃程度に低めて、前記しきい値電圧の調節のために注入されたボロンイオンが側壁酸化膜18へ拡散することを多少減らすことができる。
図5を参照すると、前記酸化工程によって活性領域Aから側壁酸化膜18へ拡散したボロンイオンを補充するために、前記結果物に形成された活性領域Aにイオン注入工程を行う。前記低くなった酸化工程の温度によって、拡散するボロンイオンの量は減少したが、完全なボロンイオンの拡散は制限し難いため、前記酸化工程によって拡散したボロンイオンの濃度を補充するために前記活性領域にイオン注入工程を行う。この際のイオン注入工程は10〜25Kevのエネルギー帯域で1E11〜1E12ion/cm2のドーズで行うことができる。前記パッド窒化膜16をウェットエッチング工程によって除去し、前記パッド窒化膜16が除去された結果物のトレンチTの内部に、ギャップフィリング特性に優れたHDP酸化膜が充填されるように蒸着した後、前記ポリシリコン膜14が露出するまでCMP(Chemical Mechanical Polishing)工程の平坦化工程を行って素子分離膜20を形成する。
本発明の好適な一実施例によれば、前記トレンチに側壁酸化膜を形成する酸化工程が行われる温度を低め、前記酸化工程の際に側壁酸化膜へ拡散したイオンを補充するためのイオン注入工程を行うことにより、しきい値電圧調節のためのイオンが注入された活性領域のイオン濃度分布を一定にして素子の性能を改善することができる。
本発明は、具体的に実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形又は変更することが可能なのは、当該分野で通常の知識を有する者には明らかなことである。よって、このような変形又は変更は本発明の特許請求の範囲に属する。
A …活性領域
10 …半導体基板
11 …スクリーン酸化膜
12 …ゲート酸化膜
14 …ポリシリコン膜
16 …パッド窒化膜
18 …側壁酸化膜
20 …素子分離膜
10 …半導体基板
11 …スクリーン酸化膜
12 …ゲート酸化膜
14 …ポリシリコン膜
16 …パッド窒化膜
18 …側壁酸化膜
20 …素子分離膜
Claims (5)
- 半導体基板の表面にしきい値電圧調節のためのイオン注入を行う段階と、
前記半導体基板上に、フォトエッチング工程を行って活性領域及び素子分離領域を定義するトレンチを形成する段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域に拡散することを最大限抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う段階と、
前記酸化工程によって前記活性領域から前記側壁酸化膜へ拡散された前記しきい値電圧調節用のイオンを補充するために前記活性領域にイオン注入を行う段階と、
前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む半導体素子の素子分離膜形成方法。 - 前記側壁酸化膜は、前記トレンチ形成の際にトレンチの上部又は底部コーナーのラウンディング処理を行うと同時に、前記トレンチの内部に埋め込まれる酸化膜の接着力を増大させるために形成し、50〜100Å程度の厚さに形成することを特徴とする請求項1記載の半導体素子の素子分離膜形成方法。
- 前記酸化工程は温度800〜950℃程度の範囲内でドライ酸化方式によって行うことを特徴とする請求項1記載の半導体素子の素子分離膜形成方法。
- 前記酸化工程の後、活性領域に行うイオン注入工程は10〜25Kevのエネルギー帯域で1E11〜1E12ion/cm2のドーズで行うことを特徴とする請求項1記載の半導体素子の素子分離膜形成方法。
- 前記しきい値電圧調節のために注入されるイオンはボロンを利用することを特徴とする請求項1記載の半導体素子の素子分離膜形成方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0042420A KR100511679B1 (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자의 소자분리막 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005019941A true JP2005019941A (ja) | 2005-01-20 |
Family
ID=33536320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003389231A Pending JP2005019941A (ja) | 2003-06-27 | 2003-11-19 | 半導体素子の素子分離膜形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20040266132A1 (ja) |
JP (1) | JP2005019941A (ja) |
KR (1) | KR100511679B1 (ja) |
TW (1) | TWI249794B (ja) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5550078A (en) * | 1995-06-28 | 1996-08-27 | Vanguard International Semiconductor Corp. | Reduced mask DRAM process |
US5985743A (en) * | 1996-09-19 | 1999-11-16 | Advanced Micro Devices, Inc. | Single mask substrate doping process for CMOS integrated circuits |
KR100238244B1 (ko) * | 1996-12-17 | 2000-01-15 | 윤종용 | 트랜치 소자분리방법 |
KR19980060504A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 소자 분리막 형성방법 |
JPH10284589A (ja) * | 1997-04-03 | 1998-10-23 | Nec Corp | 半導体装置及びその製造方法 |
US6342431B2 (en) * | 1998-10-14 | 2002-01-29 | International Business Machines Corporation | Method for eliminating transfer gate sacrificial oxide |
TW391051B (en) * | 1998-11-06 | 2000-05-21 | United Microelectronics Corp | Method for manufacturing shallow trench isolation structure |
US6180453B1 (en) * | 1998-12-21 | 2001-01-30 | Vanguard International Semiconductor Corporation | Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared |
JP4039854B2 (ja) * | 2000-12-28 | 2008-01-30 | 三洋電機株式会社 | 半導体装置の製造方法 |
US6613635B2 (en) * | 2000-12-28 | 2003-09-02 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having element isolation trench |
US6624016B2 (en) * | 2001-02-22 | 2003-09-23 | Silicon-Based Technology Corporation | Method of fabricating trench isolation structures with extended buffer spacers |
KR100437462B1 (ko) * | 2001-10-04 | 2004-06-23 | 삼성전자주식회사 | 저전압 모스 트랜지스터 및 고전압 모스 트랜지스터를갖는 반도체소자의 제조방법 |
KR100426484B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
-
2003
- 2003-06-27 KR KR10-2003-0042420A patent/KR100511679B1/ko not_active IP Right Cessation
- 2003-11-19 JP JP2003389231A patent/JP2005019941A/ja active Pending
- 2003-11-24 US US10/720,457 patent/US20040266132A1/en not_active Abandoned
- 2003-11-26 TW TW092133177A patent/TWI249794B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100511679B1 (ko) | 2005-09-01 |
KR20050003525A (ko) | 2005-01-12 |
TW200501268A (en) | 2005-01-01 |
TWI249794B (en) | 2006-02-21 |
US20040266132A1 (en) | 2004-12-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4363564B2 (ja) | 半導体素子の素子分離膜形成方法 | |
JP4615880B2 (ja) | フラッシュメモリ素子の製造方法 | |
JP4298959B2 (ja) | 半導体素子の製造方法 | |
KR101017051B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
KR100542394B1 (ko) | 플래쉬 메모리 소자의 게이트전극 형성방법 | |
KR100530420B1 (ko) | 플래시 메모리 소자의 제조방법 | |
KR101072996B1 (ko) | 반도체 소자의 제조방법 | |
JP2005019941A (ja) | 半導体素子の素子分離膜形成方法 | |
KR101016336B1 (ko) | 플래시 메모리소자의 제조방법 | |
KR100501641B1 (ko) | 반도체 소자의 웰 형성방법 | |
KR100376886B1 (ko) | 피모스 트랜지스터의 제조방법 | |
KR100972695B1 (ko) | 반도체 소자의 제조 방법 | |
KR20030048959A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR20020096136A (ko) | 반도체 소자의 격리막 제조방법 | |
KR20060046909A (ko) | 리세스 채널을 갖는 트랜지스터 제조방법 | |
KR100870357B1 (ko) | 반도체 소자의 제조 방법 | |
KR101253740B1 (ko) | 반도체 소자의 제조방법 | |
KR101132721B1 (ko) | 마스크 롬 장치의 제조방법 | |
KR100702125B1 (ko) | 반도체 소자의 트렌치 소자분리막 형성방법 | |
KR101098438B1 (ko) | 마스크 롬 장치의 제조방법 | |
KR20050002312A (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR100691937B1 (ko) | 반도체 소자의 제조 방법 | |
JP2004186667A (ja) | 半導体素子の製造方法 | |
KR20030048961A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR20050067822A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061010 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090310 |