KR101098438B1 - 마스크 롬 장치의 제조방법 - Google Patents
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Abstract
본 발명은, 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성한 후, 베리드 비트라인을 정의하도록 상기 패드 질화막을 패터닝하는 단계와, 베리드 접합 영역을 형성하기 위하여 상기 패드 질화막을 마스크로 이온주입을 실시하는 단계와, 패터닝된 상기 패드 질화막을 식각 마스크로 사용하여 상기 베리드 접합 영역 내에 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 반도체 기판 상에 상기 트렌치를 매립하도록 폴리실리콘막을 증착한 후, 상기 폴리실리콘막이 상기 반도체 기판 표면보다 위로 돌출되는 높이까지 상기 폴리실리콘막 및 상기 패드 질화막을 화학기계적 연마하는 단계와, 노출된 상기 패드 질화막 및 상기 패드 산화막을 식각하여 제거하는 단계와, 산화 공정을 이용하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 전극용 물질막을 증착한 후, 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 마스크 롬 장치의 제조방법에 관한 것이다.
마스크 롬(Mask ROM), BN 라인, 이온주입, 측방향 확산, 폴리실리콘
Description
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 마스크 롬 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 102: 패드 산화막
104: 패드 질화막 106: 이온주입
108: 베리드 접합 영역 110: 트렌치
112: 폴리실리콘막 114: 게이트 산화막
116: 폴리실리콘막 118: 실리사이드막
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 저항이 작고 누설 전류가 억제되며 높은 항복전압을 갖는 베리드(burried) 비트라인 구조를 갖는 마스크 롬 장치의 제조방법에 관한 것이다.
마스크(Mask) 롬(Read Only Memory; ROM)은 낸드(NAND) 타입과 노아(NOR) 타입으로 나눌 수 있다. 노아 타입은 베리드 비트라인(burried bit line)을 적용하여 랜덤 액세스(random access)를 가능하게 하며 베리드 비트라인 자체가 셀의 접합으로 작용하도록 되어 있다. 또한, 로코스 소자분리(LOCOS isolation)를 사용하지 않기 때문에 단차를 줄일 수 있는 장점이 있다. 그러나, 그 구조상 비트라인 저항을 감소시키는 것이 어려운데, 특히 디자인 룰(design rule)이 작아질수록 비트라인 면저항(Rs)을 줄이는 것이 더욱 어려워지고 있다. 비트라인 저항을 감소시키기 위하여 높은 도즈(dose)로 N+ 타입의 이온주입을 실시하여 접합을 형성하면서 N+ 타입의 접합이 형성될 때 확산이 발생하여 채널 펀치(channel punch) 특성이 나빠지게 된다.
베리드 N＋ 비트라인은 트랜지스터의 소소 및 드레인으로 사용되면서 동시에 비트라인으로 사용된다. 따라서, BN 접합 또는 BN 라인으로 불리기도 한다. 이러한 이유로 BN 접합 또는 BN 라인은 항복전압(breakdown voltage; BV)이 커야하고, 접합 누설이 작아야 하며, 면저항(Rs)이 작아야 하는 특징을 가져야 한다. 그러나, 이러한 BN 접합이 가져야 하는 특징은 서로 상반되는 특성을 지니기 때문에 어느 한가지의 특성을 좋게 만들면 다른 특성이 불량해지는 결과를 초래한다.
트랜지스터의 특성을 좋게 하기 위하여 항복전압을 증가시키려면 N+ 타입 불 순물의 도즈량을 감소시켜 이온주입하여 경사 접합(graded junction) 구조를 만들어야 한다. 이렇게 하면 이온주입의 도즈가 감소됨으로 인하여 BN 라인의 면저항이 증가하게 된다.
트랜지스터의 특성을 좋게 하기 위하여 BN 접합의 누설을 작게 하려면 접합 깊이를 충분히 크게 만들어 줄 필요가 있다. 이렇게 하기 위해서는 BN 산화 또는 어닐을 충분히 크게 하면 측방향 확산의 증가로 인하여 채널 길이가 감소하여 채널 펀치가 발생하게 된다.
비트라인 저항을 감소시키기 위하여 이온주입의 도즈를 증가시키면 항복전압이 감소하고 측방향 확산이 증가하여 채널 항복전압이 감소하게 된다. 비트라인의 폭을 증가시키면 동일한 피치(pitch)를 가지는 경우에는 채널 펀치가 발생하게 된다.
즉, 트랜지스터 특성을 보강하려면 비트라인의 특성이 불량해지고, 비트라인의 특성을 증가시키려면 트랜지스터의 특성이 불량해진다. 이러한 현상은 트랜지스터의 특성과 비트라인의 특성을 동시에 최적화시킬 수 없기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 저항이 작고 누설 전류가 억제되며 높은 항복전압을 갖는 베리드 비트라인 구조를 갖는 마스크 롬 장치의 제조방법을 제공함에 있다.
본 발명은, 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성한 후, 베리드 비트라인을 정의하도록 상기 패드 질화막을 패터닝하는 단계와, 베리드 접합 영역을 형성하기 위하여 상기 패드 질화막을 마스크로 이온주입을 실시하는 단계와, 패터닝된 상기 패드 질화막을 식각 마스크로 사용하여 상기 베리드 접합 영역 내에 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 반도체 기판 상에 상기 트렌치를 매립하도록 폴리실리콘막을 증착한 후, 상기 폴리실리콘막이 상기 반도체 기판 표면보다 위로 돌출되는 높이까지 상기 폴리실리콘막 및 상기 패드 질화막을 화학기계적 연마하는 단계와, 노출된 상기 패드 질화막 및 상기 패드 산화막을 식각하여 제거하는 단계와, 산화 공정을 이용하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 전극용 물질막을 증착한 후, 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 마스크 롬 장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도 면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 마스크 롬 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(102)을 형성한다. 패드 산화막(102)은 건식 또는 습식 산화 방식으로 형성하며, 예컨대 750℃∼900℃의 온도범위에서 70Å∼100Å 정도의 두께로 형성할 수 있다.
패드 산화막(102) 상에 패드 질화막(104)을 증착한다. 패드 질화막(104)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성할 수 있다.
도 2를 참조하면, 베리드 비트라인을 정의하도록 패드 질화막을 패터닝한다.
베리드 접합 영역을 형성하기 위하여 패드 질화막(104)을 마스크로 이온주입(106)을 실시한다. N 타입의 도펀트(예컨대, 비소(As))를 이용하여 이온주입을 실시한다. 높은 도즈로 이온주입을 실시하게 되면 후속의 어닐링 공정에서 측방향 확산이 증가하게 되므로 이를 고려하여 적절한 도즈로 이온주입을 실시하는 것이 바람직하다. 본 발명의 바람직한 실시예에서는 농도차에 의한 측방향 확산을 어느 정도 억제하고 항복전압 및 누설 특성을 개선할 수 있도록 5.0E13∼5.0E14 atoms/㎠ 정도의 도즈(dose)로 이온주입을 실시한다. 상기 이온주입은 30∼60KeV 정도의 에너지로 실시할 수 있다.
도 3을 참조하면, 이온주입된 도펀트를 활성화하기 위하여 어닐링을 실시한다. 반도체 기판(100)과 상기 베리드 접합 영역(108) 사이의 도즈 차이가 클수록 확산이 크게 발생하는데, 본 발명의 바람직한 실시예에서는 측방향 확산이 활발하지 않을 만큼의 적절한 도즈로 이온주입 되어 있어 측방향 확산이 크지 않다.
도 4를 참조하면, 패터닝된 패드 질화막(104)을 식각 마스크로 사용하여 반도체 기판(100) 내의 베리드 접합 영역(108)에 트렌치(110)를 형성한다. 트렌치(110)의 하부 경계면이 베리드 접합 영역(108)의 경계 내부에 위치하도록 형성하는 것이 바람직하다.
도 5를 참조하면, 트렌치(110)가 형성된 반도체 기판(100) 상에 폴리실리콘막(112)을 증착하여 트렌치(110)를 매립한다. 폴리실리콘막(112)은 SiH4 또는 Si2H
6와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 압력 조건에서 증착할 수 있다.
도 6을 참조하면, 폴리실리콘막(112)이 증착된 반도체 기판(100)을 화학기계적 연마(Chemical Mechanical Polishing; CMP)하여 평탄화한다. 상기 화학기계적 연마는 폴리실리콘막이 반도체 기판 표면으로부터 소정 높이 돌출되도록 하기 위하여 패드 질화막(104)을 소정 두께 만큼 잔류하도록 식각하는 것이 바람직하다.
도 7을 참조하면, 반도체 기판(100) 상부의 패드 질화막(104) 및 패드 산화막(102)을 식각하여 제거한다. 패드 질화막(104)은 스트립(strip) 공정을 이용하여 인산(H3PO4) 용액을 사용하여 제거할 수 있다. 상기 식각은 폴리실리콘막(112)에 대한 패드 질화막(104) 및 패드 산화막(102)의 식각 선택비가 큰 식각 조건(패드 질 화막 및 패드 산화막의 식각 속도가 폴리실리콘막의 식각 속도보다 상대적으로 큰 식각 조건)을 이용한다.
도 8을 참조하면, 산화 공정을 이용하여 게이트 산화막(114)을 형성한다. 게이트 산화막(114)은 습식 산화 방식을 이용하여 형성할 수 이다. 예컨대, 750℃∼900℃ 정도의 온도에서 습식 산화를 진행하여 형성할 수 있다. 상기 산화 공정을 진행하게 되면 도즈량이 많게 이온주입된 영역과 폴리실리콘막(112) 상부에는 게이트 산화막이 두껍게 형성되게 된다.
이어서, 게이트 산화막(114)이 형성된 반도체 기판(100) 상에 게이트 전극으로 사용될 폴리실리콘막(116) 및 실리사이드막(118)을 형성한다. 상기 폴리실리콘막(116)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 580 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 압력 조건에서 형성할 수 있다. 실리사이드막(118)은 텅스텐(W) 실리사이드막으로 형성할 수 있다. 게이트 전극용 마스크를 사용하여 실리사이드막, 폴리실리콘막 및 게이트 산화막을 패터닝하여 게이트 전극을 형성한다.
본 발명에 의한 마스크 롬 장치의 제조방법에 의하면, 베리드 접합 형성에 사용되는 도즈량을 종래에 비하여 줄임으로서 측방향 확산을 감소시키고 항복전압을 증가시킬 수 있다.
또한, 본 발명에 의하면, 도펀트의 도즈량을 줄임으로 인하여 발생할 수 있는 저항 증가를 보완하기 위하여 폴리실리콘막으로 베리드 비트라인을 형성함으로서 비트라인의 저항을 줄일 수 있다. 기존 BN 라인의 면저항(Rs)이 약 150∼300 Ohm/Sqr 수준이라면 본 발명의 경우 도프트(doped) 폴리실리콘으로 형성된 베리드 비트라인을 사용하므로 면저항이 50 Ohm/Sqr 정도 이하를 만족시킬 수 있다.
또한, 본 발명에 의하면, 폴리실리콘막으로 이루어진 베리드 비트라인 상에 산화 공정을 이용하여 게이트 산화막을 형성하는데, 폴리실리콘막 상부에는 형성되는 게이트 산화막은 반도체 기판 상부에 형성되는 게이트 산화막에 비하여 두껍게 형성되므로 크로스토크(Cross Talk)를 감소시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (4)
- 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성한 후, 베리드 비트라인을 정의하도록 상기 패드 질화막을 패터닝하는 단계;베리드 접합 영역을 형성하기 위하여 상기 패드 질화막을 마스크로 이온주입을 실시하는 단계;패터닝된 상기 패드 질화막을 식각 마스크로 사용하여 상기 베리드 접합 영역 내에 트렌치를 형성하는 단계;상기 트렌치가 형성된 반도체 기판 상에 상기 트렌치를 매립하도록 폴리실리콘막을 증착한 후, 상기 폴리실리콘막이 상기 반도체 기판 표면보다 위로 돌출되는 높이까지 상기 폴리실리콘막 및 상기 패드 질화막을 화학기계적 연마하는 단계;노출된 상기 패드 질화막 및 상기 패드 산화막을 식각하여 제거하는 단계;산화 공정을 이용하여 게이트 산화막을 형성하는 단계; 및상기 게이트 산화막 상에 게이트 전극용 물질막을 증착한 후, 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 마스크 롬 장치의 제조방법.
- 제1항에 있어서, 상기 이온주입은 N 타입의 도펀트를 이용하여 5.0E13∼5.0E14 atoms/㎠ 도즈로 30∼60KeV 에너지를 사용하여 실시하는 것을 특징으로 하는 마스크 롬 장치의 제조방법.
- 제1항에 있어서, 상기 트렌치는 그 하부 경계면이 상기 베리드 접합 영역의 경계 내부에 위치하도록 형성하는 것을 특징으로 하는 마스크 롬 장치의 제조방법.
- 제1항에 있어서, 상기 게이트 산화막은 750℃∼900℃의 온도에서 습식 산화를 진행하여 형성하는 것을 특징으로 하는 마스크 롬 장치의 제조방법.
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