JP2004526299A - 集積されたｃｍｏｓ容量型圧力センサ - Google Patents
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Abstract
容量型圧力センサ（１０）は、同一の半導体基板（１１）上で能動素子のゲート（５６， ５７）を形成するのと同時に形成されたダイアフラム（３８）を使用する。
Description
【０００１】
（発明の背景）
本発明は概して、半導体装置および半導体プロセスに関するものであり、より詳細には、ＣＭＯＳ回路に集積されたモノリシックな圧力センサに関する。
【０００２】
半導体産業は過去に、ＣＭＯＳ回路素子に適合性を有しかつＣＭＯＳ回路内に集積可能な、容量型圧力センサを形成してきた。このような圧力センサの例は、ジマー（Ｇｕｎｔｈｅｒ Ｚｉｍｍｅｒ）らに発行された米国特許第５，３２１，９８９号および米国特許第５，４３１，０５７号、ならびにデュダイセブス（Ｄｕｄａｉｃｅｖｓ）らによる論文「Ａ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｓｕｒｆａｃｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｐｒｅｓｓｕｒｅ Ｓｅｎｓｏｒ ｗｉｔｈ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｅｎｄｅｎｃｅ」８ｔｈ Ｉｎｔ．Ｃｏｎｆ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ ａｎｄ Ｅｕｒｏｓｅｎｓｏｒｓ ＩＸ， Ｊｕｎｅ ２５−２９， ６１６〜６１９ページにも開示されており、これらの全ては参照により本願に援用される。
【０００３】
一般に、圧力センサは、センサダイアフラムの下部に、ドーブされた部分として基板内に形成された固定電極を備える。一般に、電極領域は注入によりドープされ、このドープは、同じ基板内に形成されたＣＭＯＳトランジスタのソースおよびドレインの注入と同時に行われる。その後、拡散された電極領域の上に載っているダイアフラムの（ポリ）シリコンが形成される。続いて、ポリシリコンをドープするために、ポリシリコンの注入およびアニールが行われる。このアニール操作によって、ＣＭＯＳ装置のソースおよびドレインの注入が影響を受け、結果としてＣＭＯＳトランジスタの特性が変化する。その結果ＣＭＯＳトランジスタの特性は、本来所望された特性と異なるものとなる。
【０００４】
従って、ＣＭＯＳトランジスタの特性に好ましくない影響を与えないＣＭＯＳトランジスタに集積された圧力センサの形成方法が所望されている。
【０００５】
（図面の詳細な説明）
以下の図面の説明の全てにおいて、全図面を通して、同一の要素を表すために同一の参照番号が使用される。
【０００６】
図１は、モノリシックな半導体基板１１上に構築された圧力センサおよびＣＭＯＳ回路を有する集積圧力センサ１０の拡大断面部分を概略的に示すものである。基板１１は第一の導電型のもの（後のＰ型に対応する）から形成され、概して符号１６で示されるセンサ部分またはセンサ領域、および概して符号１７で示されるＣＭＯＳ部分またはＣＭＯＳ領域を備える。好ましい実施態様では、基板１１はＰ型である。基板１１は、基板１１の表面上に、第一ウエル領域１２またはセンサウエル１２、および第二ウエル領域１３を有し、第一ウエル領域１２および第二ウエル領域１３の双方は第二の導電型である。ウエル領域１２，１３は、半導体分野の当業者に周知の技術により形成される。好ましい実施態様では、ウエル領域１２，１３は、基板１１の表面を酸化させて、窒化ケイ素マスクを利用して基板１１の表面の一部分を露出させ、続いて基板１１の露出された部分内にＮ型のドーパントを注入し、続いて酸化させてウエル領域１２，１３の上に載っている酸化層を形成することにより形成される。その後、この好ましい本実施態様では、窒化物マスクを除去して、第一の導電型のドーパントを基体１１の表面内に、第三ウエル領域１４が形成される領域内に注入する。続いて、ウエル領域１２，１３，１４のドーパントを基板１１内に打込み、ウエル領域１２，１３，１４を形成する。この好ましい実施態様では、第三ウエル領域１４は、基板１１のＰ型のドーピングの５〜１００倍のＰ型のドーピングを有する。好ましい実施態様ではさらに、多くの場合においてウエル領域１３をＮ型ウエル１３と称し、ウエル領域１４をＰ型ウエル１４と称する。以下の説明から理解されるように、ウエル領域１２はＲＦ／ＥＭＩ干渉によるセンサ１０のキャパシタンスの変動を最小限にするＲＦ／ＥＭＩ遮蔽物として機能するであろう。
【０００７】
図２は、センサ１０の製造のその後の工程を概略的に示すものである。センサ絶縁部１８は、基板１１の表面内に、ウエル領域１２の上に載っておりかつウエル領域１３内へ延びるように形成される。絶縁部１８は、後に、基板１１内に形成された他のＣＭＯＳ回路から圧力センサを隔離するように作用するであろう。絶縁部１８は、フィールド酸化膜領域、基板１１上に堆積された酸化膜または窒化膜、酸化されたポリ層、または当業者に周知の他の絶縁体などの様々な絶縁領域であり得る。絶縁部１８は、センサ１０のセンサ領域１６内に形成される。好ましい実施態様では、絶縁部１８は第一フィールド酸化膜である。基板１１の表面内のウエル領域１３とウエル領域１４との間にウエル絶縁フィールド酸化膜１９が形成され、基板１１の表面上のウエル領域１４内にウエル絶縁フィールド酸化膜２１が形成される。フィールド酸化膜１９、およびフィールド酸化膜１９に関連するフィールドドーパント２０は、センサ１０内に形成されたＣＭＯＳ装置内で使用されるＣＭＯＳトランジスタを絶縁するために利用され、フィールド酸化膜２１、およびフィールド酸化膜２１に関連するフィールドドーパント２０は、ウエル領域１４内に形成された素子を絶縁するために利用される。フィールド酸化膜１９， ２１およびフィールドドーパント２０は、半導体分野の当業者に周知の技術によって形成される。一般に、絶縁部１８の厚さは０．３〜１．０μｍであり、約０．７５μｍであることが好ましい。
【０００８】
好ましい実施態様では、絶縁部１８または第一フィールド酸化膜１８、第二フィールド酸化膜１９またはウエル絶縁フィールド酸化膜１９、および第三フィールド酸化膜２１またはセル絶縁フィールド酸化膜２１は、同時に形成される。その後にウエル領域１４内に形成されるＰ型トランジスタもまた、同様にウエル１４内に形成されるＥＥＰＲＯＭセルから絶縁される。続いて、薄いブランケットトンネル酸化膜２２が、被覆絶縁体１８、フィールド酸化膜１９，２１、およびウエル領域１３，１４の表面の上に載るように適用される。この好ましい実施態様では、層２２はその後、ウエル領域１４内でＥＥＰＲＯＭを形成するために利用されるであろう。このようなトンネル酸化膜は、層２２の厚さを正確に制御する酸化窒素（Ｎ２Ｏ）雰囲気内での酸化を含む、半導体分野の当業者に周知の技術によって形成される。絶縁部１８の厚さのため、および層２２の形成では一般に拡散が制限されていることから、層２２は概して非常に薄い。層２２の厚さは、３〜１５ｎｍの範囲にあり、約０．５〜１．０ｎｍであることが好ましい。その後、フローティングゲートのブランケットポリシリコン層２３が、層２２の上に載るように被着される。
【０００９】
代替的な実施態様では、絶縁部１８は、センサ１０のダイアフラムを形成するのに十分な表面積、即ち一般にほぼ好ましい実施態様における絶縁部の面積を有するように、基体１１内にトレンチを形成することによって形成してもよい。その後、トレンチ表面上および基板表面上に延びる絶縁層に対して熱酸化を行なう。多くの場合、このような酸化の後に化学的機械研磨または他の技術を使用して、基板１１の表面を平坦化させる。
【００１０】
センサ１０の固定電極を形成するのに、トンネル酸化膜、フローティングゲート、ゲート酸化膜、または（後に説明する）ゲートポリ形成工程を使用してことによって、ＣＭＯＳプロセスフローの一体化が促進され、製造コストが減少するとともに、装置の特性が向上する。
【００１１】
図３は、その後のプロセス後のセンサ１０を示す。（図２に示す）層２３， ２２をパターン化およびエッチングして、絶縁部１８の表面上にある電極トンネル酸化膜領域または第一トンネル酸化膜領域２４上に、センサ１０の第一ドープポリシリコン領域２８または固定電極２８が形成される。コンタクトのポリシリコン領域２９またはセンサコンタクト２９、およびコンタクトのトンネル酸化膜領域２６は、絶縁部１８の表面上に電極２８と同時に形成される。図３に図示されないが、電極２８とセンサコンタクト２９は、絶縁部１８の表面上にて電気的に連続している。図２の説明で記述したように、絶縁部１８の上の層２２は薄すぎるため検知されないか、または不存在（ｎｏｎ −ｅｘｉｓｔｅｎｔ）でなくともよい。フローティングゲート領域または第二ドープポリシリコン領域３１は、フロ−ティングゲートのトンネル酸化膜２７または第二トンネル酸化膜領域２７上に、電極２８およびセンサコンタクト２９と同時に形成される。パターン化およびエッチングによって、基板１１の表面上にフィールド酸化膜２１に隣接して、第二トンネル酸化膜領域２７が形成される。利用されるパターン化およびエッチング工程は、半導体分野の当業者に周知である。例えば、電極２８およびコンタクト２９の導電性材料は、別個のドープポリ層を形成およびパターン化するなど、別個の工程で形成され得ることにも留意するべきである。
【００１２】
好ましい実施態様では、その後マスクを適用して、第二ドープポリ領域３１に隣接するウエル１４内へのドーバントの注入を容易にし、ドープ領域５２を形成する。領域５２は、センサ１０の一部として形成されるＥＥＰＲＯＭセルの一部分として利用されるであろう。一般にゲート酸化膜は、当業者に周知の方法により、センサ１０を被覆するように形成され、センサ領域１６から除去される。別のマククを適用して、ドープ領域５３のドーパントの注入を容易にし、ウエル１４内のフィールド酸化膜１９，２１の間にトランジスタのスレッショルドが形成されるよう調整する。
【００１３】
図４は、その後の工程において、ＣＭＯＳ領域１７を被覆し、かつセンサ領域１６内へ延びてセンサコンタクト２９まで達する保護層３５を形成した後の、センサ１０を示す。保護層３５は、第二ポリシリコン層３２、および層３２を被覆するエッチストップ層３３を備える。層３２， ３３は、ポリシリコンをブランケット堆積（ｂｌ ａｎｋｅｔ ｄｅｐｏｓｉｔｉｏｎ）させた後エッチストップ材料をブランケット堆積させて、その双方をパターン化およびエッチングすることによって、センサ領域１６部分の上の層３３，３２の一部分を除去することによって形成される。この除去操作によって、保護層３５は、ウエル領域１４および領域３１の上にあり、かつウエル領域１４を横切ってフィールド酸化膜２１を越えて延び、フィールド酸化膜１９を越えてウエル領域１３を横切って、センサコンタクト２９の縁に隣接する絶縁材１８上まで達する、層３２，３３を含む保護層３５が残留する。層３２はこの後、ＣＭＯＳトランジスタのゲートの形成に利用されるであろう。層３２の材料をドープして、電極２８およびコンタクト２９の領域内でコンダクタが提供される場合は、層３２も電極２８およびコンタクト２９の形成に利用され得ることに留意すべきである。好ましい実施態様では、エッチストップ層３３はテトラエチルオルトケイ酸塩（ＴＥＯＳ）である。
【００１４】
図５は、センサ１０上で行われたその後のプロセスの結果を示す。センサ窒化膜３４は、絶縁材１８の上に形成され、かつ電極２８の縁の上へ重なり、ＣＭＯＳ領域１７へ延びてウエル領域１３、１４の上に載り、かつフィールド酸化膜１９，２１の上に載っている。好ましい実施態様では、窒化膜３４は、ブランケット堆積と、その後の電極２８を露出させるパターン化およびエッチングにより形成される、低応力の高シリコン含有窒化ケイ素層３４である。代わりに層３４は、化学量論的な窒化ケイ素層であってもよい。
【００１５】
図６は、センサ領域または第一犠牲層部分３６およびＣＭＯＳ領域または第二犠牲層部分３７を有する、犠牲層形成後のセンサ１０を示す。第一犠牲層部分３６は電極２８上に形成されかつ層３４の上へ延びており、第二犠牲層部分３７はセンサコンタクト２９、ウエル領域１３，１４、フィールド酸化膜１９，２１の上に載る層３４の一部分の上に形成されている。犠牲層部分３６，３７は、半導体分野の当業者に周知の方法、例えばＰＳＧのブランケット堆積およびその後のパターン化ならびにエッチング等により形成される。好ましい実施態様では、犠牲層部分３６，３７はＰＳＧ膜であり、続いてアニーリングがマスキングおよびエッチングの前に行われる。第一犠牲層部分３６の厚さは、完成した圧力センサのキャパシタのギャップを決定するのに使用される。第二犠牲層部分３７は、その後センサダイアフラムを形成する間に、ＣＭＯＳ領域１７の保護を容易にするために利用される。犠牲層部分３６，３７を形成するために複数の犠牲層を使用してもよい。好ましい実施態様では、犠牲層部分３６，３７は０．２〜１．０μｍの厚さを有する。
【００１６】
図７を参照して、固定電極２８の上に載っている圧力センサダイアフラム３８を形成した後の、センサ１０のその後の製造段階を示す。好ましい実施態様では、ダイアフラム３８は、まずセンサ１０の表面上にポリシリコンのブランケット堆積物を被着させ、続いてドーパントを注入してドープされたポリシリコン層を形成する。その後、マスクを適用してセンサ１０上に残留するべきダイアフラム３８を保護し、一方でポリシリコン層の他の部分、即ち第二犠牲層部分３７の上および層３４の一部分の上のポリシリコン層を除去する。マスクはダイアフラム３８の上に重なる開口を有し、従って、露出されたポリシリコン層を除去する間に、ダイアフラム３８を貫通するエッチ剥離開口（ｅｔｃｈ ｒｅｌｅａｓｅ ｏｐｅｎｉｎｇ） ５４が形成されて、下層の第一犠牲層部分３６の表面が露出される。一般に、露出されたポリシリコンを除去するのに利用されるエッチングは、（図６に示す）犠牲層部分３６，３７に影響を与えない。
【００１７】
その後剥離エッチングを行って、ダイアフラム３８の下層の第一犠牲層部分３６を除去し、かつセンサ１０の他の表面から第二犠牲層部分３７をも除去する。剥離エッチングに使用される物質は、エッチング操作中にエッチストップとして機能する下層の層３４に影響を与えないので、ＣＭＯＳ領域１７の表面を含むセンサ１０の他の表面は保護される。ダイフラム３８を形成する方法、および（図６に示す）犠牲層部分３６，３７を除去する方法は、半導体分野の当業者に周知である。本実施態様では、ダイアフラム３８の下部に低応力の窒化物を使用することによって、ダイアフラム３８に加えられる応力が低減されるので、１００μｍより大きい剥離エッチングにて、表面積が広いかまたは切下げ距離が長いダイアフラムの形成が容易になる。厚さ０．２〜１．０μｍの層３４を使用することによって、このような切下げ距離が容易になる。好ましい実施態様では、ダイアフラム３８は、圧縮応力によって１〜３μｍの厚さで形成され、また複数の層から形成されてもよい。
【００１８】
図８は、センサ１０のその後の製造段階を示し、ここでダイアフラム３８をシールするためにシーリング層３９を設ける。シーリング層３９の材料は、センサダイアフラムのシールに通常使用される任意の材料でよい。一般に、層３９は、ＴＥＯＳのブランケット堆積物を被着させて、堆積したＴＥＯＳに側方からの侵食が発生しないようにコンフォーマルでない堆積により、またはラインオブサイト（ｌｉｎｅ ｏｆ ｓｉｇｈｔ）堆積法により形成される。ブランケット堆積後、破線４１で示すように、マスクを適用して層３９を保護する一方、シーリング材をＣＭＯＳ領域１７およびセンサコンタクト２９から除去することによって、シーリング材の所望されない部分を除去する。例えば、シーリング材の所望されない部分の除去に、バッファード・オキサイド・エッチ液（ａ ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ ）を使用してもよい。好ましい実施態様では、層３９は約１〜４μｍの厚さを有する。ＰＳＧ、プラズマ強化窒化物、およびオキシナイトライドなど他の材料を層３９に使用してもよい。
【００１９】
マスクが除去されて、層３４の一部分がＣＭＯＳ領域１７およびセンサコンタクト２９から除去される。この操作によって、ダイフラム３８およびシーリング層３９が層３４に接触した状態で残留する。層３４を除去した後、ブランケットエッチングを利用してエッチストップ層３３を除去する。好ましい実施態様では、バッファード・オキサイド・エッチ液を利用して、エッチストップ層３３に使用されたＴＥＯＳを除去する。
【００２０】
図９は、その後いくつかのプロセスが行われた後のセンサ１０を示す。好ましい実施態様では、ウエル領域１４内に、破線枠４６で特定されるメモリセルまたはＥＥＰＲＯＭを形成し、Ｎ型およびＰ型のＣＭＯＳトランジスタを各々対応するウエル領域１３，１４内に形成する。図８の説明で記述した保護層３５の除去後、露出された保護ポリ層３２をパターン化およびエッチングして、ＥＥＰＲＯＭセルのトランジスタゲート５６およびアクティブゲート５７を形成する。ゲート５６は、ウエル領域１３，１４内に形成される（破線枠でほぼ示す）トランジスタ４３，４４のＣＭＯＳトランジスタゲートになるであろう。トランジスタゲート５６およびアクティブゲート５７の形成は、当業者に周知である。
【００２１】
その後センサ１０をマスクして、ウエル領域１３，１４内のトランジスタゲート５６に隣接してソース・ドレイン注入領域５８を形成する。当業者に周知であるように、注入領域５８は、注入を組み合わせて傾斜したソース・ドレイン領域を形成し得る。好ましい実施態様では、その後のゲート５６のシリコン化の間にゲート５６を保護するために、トランジスタゲート５６に隣接して窒化物スペーサを形成する。このようなスペーサ、およびシリコン化操作ならびに方法は、半導体分野の当業者に周知である。続いて活性化アニーリングを行い、注入領域５８内のドーパントを活性化する。好ましい実施態様において、活性化アニーリングは、９００〜１， １００℃にて２０〜４０秒間行われる急速加熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）である。この活性化はダイアフラム３８内のドーパントも活性化させて、ダイアフラム３８内に形成された応力を解放する。ソース・ドレイン注入部と、ダイアフラムのドープされたポリシリコンとを同時に活性化アニールすることにより、ダイアフラムポリシリコンの活性化アニールによるＣＭＯＳトランジスタの特性に対する影響が回避される。このようにして、破線枠で示す圧力変換器４２がセンサ１０上に形成される。
【００２２】
図１０は、金属相互接続の複数層、およびセンサ１０を保護するパッシベーション膜４９を形成した後のセンサ１０を示す。第一層間絶縁膜４７および関連する金属相互接続、ならびに第二層間絶縁膜４８および素子電極５１を、半導体分野の当業者に周知の方法で形成する。センサ１０の上に重なるパッシベーション膜４９の形成方法は、半導体分野の当業者に周知である。続いて、パッシベーション膜４９の一部分を除去して、素子電極５１およびダイアフラム３８を露出させる。一般にパッシベーション膜４９はオキシ窒化物の層であるが、二酸化ケイ素を含む周知のパッシベーション材料を使用してもよい。
【００２３】
一実施態様では、パッシベーション膜４９にマスクを適用してパターン化することにより、センサ開口６１およびコンタクト開口６２が形成されるべき場所に対応する開口を形成する。ウェット・バッファード・オキサイド・エッチング（ＢＯＥ）を利用して、パッシベーション膜４９の露出部分を除去する。素子電極５１の金属を露出させる前にエッチングを中止して、ＢＯＥによるコンタクト５１の金属の腐食を回避する。その後、ドライエッチングを利用してコンタクト５１を露出させ、かつダイアフラム３８の上に載っている誘電体およびシーリング層３９を除去する。このドライエッチングは、ダイアフラム３８のエッチングまたは損傷を回避するために、ダイアフラム３８が露出すると同時に中止する必要がある。
【００２４】
当業者に周知であるように、変換器４２の遠端部のセンサ１０の一部分の上に、変換器４２と同様の別の圧力変換器を形成して、差動キャパシタセンサ（ｄｉｆｆｅｒｅｎｔｉａｌ ｃａｐａｃｉｔｏｒ ｓｅｎｓｏｒ）を形成する。
【００２５】
代替的な実施態様において、層間絶縁膜４７を貫通する金属コンタクトのための開口が形成されると同時に除去された、層間絶縁膜４７内およびその下層のシーリング層３９の一部内の開口６１を形成してもよい。この実施態様では、誘電体４７の上の、ダイアフラム３８の上に載って形成された金属の全てを除去して、金属によってセンサ１０の容量が影響を受けないようにすることが重要である。その後、コンタクト５１の金属のための開口を形成すると同時に、誘電体４８内に開口６１が形成されるであろう。ダイアフラム３８の上に載っている誘電体４８の表面上の金属も全て除去する必要がある。その後、開口６２を形成すると同時に、パッシベーション膜４９内に開口６１が形成されるであろう。
【００２６】
別の代替的な実施態様では、マスクを適用して開口６１，６２が形成されるべきパッシベーション膜４９の領域を露出させる。ドライエッチングを利用することにより、層４９を貫通させてさらに誘電体４８，４７を通過して下部へと貫通させ、シーリング層３９を露出して開口６１，６２を形成する。シーリング層３９の材料を除去するウエットエッチングの間に、別のマスクを適用して開口６２を保護しかつ開口６１を露出させて、ダイアフラム３８を露出させる。
【００２７】
図１１は、センサ１０の代替的な実施態様を示し、ここでセンサ１０は、ダイアフラムおよびシーリング層をトランジスタ４３，４４により提供される表面に対してより平坦化した高さまで凹ませることによって、より平坦な表面が提供されている。この実施態様では、フィールド酸化膜１８を形成する前に、ウエル領域１２内にへこみまたは凹部（ｍｏａｔ）を形成する。ウエル領域１２内の孔は、後のプロセス工程を容易に行なえるようにするために、例えばＶ形側面または傾斜側面を形成する異方性エッチングなど、周知の様々な技術により形成され得る。
【００２８】
別の代替的な実施態様では、マスクを適用して、開口６２が形成されるパッシベーション膜４９の領域を露出させる。ドライエッチングを使用して開口６１を形成する。その後、別のマスクを適用して、開口６１が形成されるパッシベーション領域を露出させる。その後、ウエットエッチングを利用して、層４９、層４８、層４７、および層３９内の材料を除去し、ダイアフラム３８を露出させる。
【００２９】
新規な集積された圧力センサおよび集積された圧力センサの製造方法が目下提供されたことを理解するべきである。フィールド酸化膜などの絶縁層の上にダイアフラムおよび固定電極を形成することによって、センサ１０のＣＭＯＳおよび他の活性化要素からダイアフラムおよび固定電極を絶縁する。ＥＥＰＲＯＭセルのフローティングゲート電極と同時に、薄い酸化膜の上に固定電極を形成することによって、固定電極の形成に必要な処理工程が最小となる。ＣＭＯＳトランジスタのソース・ドレイン領域の注入前に、ドープされたポリシリコンのダイアフラムを形成して、ソースおよびドレインの注入と同時にポリシリコンダイアフラムをアニールすることによって、ＣＭＯＳトランジスタの特性はポリシリコンダイアフラムのアニールリングによって悪影響を受けないことが保証される。
【図面の簡単な説明】
【図１】本発明による集積された圧力センサの実施態様の初期製造段階における、拡大断面部分の概略図。
【図２】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図３】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図４】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図５】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図６】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図７】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図８】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図９】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図１０】本発明による、図１〜図９の集積された圧力センサのパッシベーション膜および圧力センサ開口の形成後の、拡大断面部分の概略図。
【図１１】本発明による、集積された圧力センサの別の実施態様の拡大断面部分の概略図。
（発明の背景）
本発明は概して、半導体装置および半導体プロセスに関するものであり、より詳細には、ＣＭＯＳ回路に集積されたモノリシックな圧力センサに関する。
【０００２】
半導体産業は過去に、ＣＭＯＳ回路素子に適合性を有しかつＣＭＯＳ回路内に集積可能な、容量型圧力センサを形成してきた。このような圧力センサの例は、ジマー（Ｇｕｎｔｈｅｒ Ｚｉｍｍｅｒ）らに発行された米国特許第５，３２１，９８９号および米国特許第５，４３１，０５７号、ならびにデュダイセブス（Ｄｕｄａｉｃｅｖｓ）らによる論文「Ａ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｓｕｒｆａｃｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｐｒｅｓｓｕｒｅ Ｓｅｎｓｏｒ ｗｉｔｈ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｅｎｄｅｎｃｅ」８ｔｈ Ｉｎｔ．Ｃｏｎｆ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ ａｎｄ Ｅｕｒｏｓｅｎｓｏｒｓ ＩＸ， Ｊｕｎｅ ２５−２９， ６１６〜６１９ページにも開示されており、これらの全ては参照により本願に援用される。
【０００３】
一般に、圧力センサは、センサダイアフラムの下部に、ドーブされた部分として基板内に形成された固定電極を備える。一般に、電極領域は注入によりドープされ、このドープは、同じ基板内に形成されたＣＭＯＳトランジスタのソースおよびドレインの注入と同時に行われる。その後、拡散された電極領域の上に載っているダイアフラムの（ポリ）シリコンが形成される。続いて、ポリシリコンをドープするために、ポリシリコンの注入およびアニールが行われる。このアニール操作によって、ＣＭＯＳ装置のソースおよびドレインの注入が影響を受け、結果としてＣＭＯＳトランジスタの特性が変化する。その結果ＣＭＯＳトランジスタの特性は、本来所望された特性と異なるものとなる。
【０００４】
従って、ＣＭＯＳトランジスタの特性に好ましくない影響を与えないＣＭＯＳトランジスタに集積された圧力センサの形成方法が所望されている。
【０００５】
（図面の詳細な説明）
以下の図面の説明の全てにおいて、全図面を通して、同一の要素を表すために同一の参照番号が使用される。
【０００６】
図１は、モノリシックな半導体基板１１上に構築された圧力センサおよびＣＭＯＳ回路を有する集積圧力センサ１０の拡大断面部分を概略的に示すものである。基板１１は第一の導電型のもの（後のＰ型に対応する）から形成され、概して符号１６で示されるセンサ部分またはセンサ領域、および概して符号１７で示されるＣＭＯＳ部分またはＣＭＯＳ領域を備える。好ましい実施態様では、基板１１はＰ型である。基板１１は、基板１１の表面上に、第一ウエル領域１２またはセンサウエル１２、および第二ウエル領域１３を有し、第一ウエル領域１２および第二ウエル領域１３の双方は第二の導電型である。ウエル領域１２，１３は、半導体分野の当業者に周知の技術により形成される。好ましい実施態様では、ウエル領域１２，１３は、基板１１の表面を酸化させて、窒化ケイ素マスクを利用して基板１１の表面の一部分を露出させ、続いて基板１１の露出された部分内にＮ型のドーパントを注入し、続いて酸化させてウエル領域１２，１３の上に載っている酸化層を形成することにより形成される。その後、この好ましい本実施態様では、窒化物マスクを除去して、第一の導電型のドーパントを基体１１の表面内に、第三ウエル領域１４が形成される領域内に注入する。続いて、ウエル領域１２，１３，１４のドーパントを基板１１内に打込み、ウエル領域１２，１３，１４を形成する。この好ましい実施態様では、第三ウエル領域１４は、基板１１のＰ型のドーピングの５〜１００倍のＰ型のドーピングを有する。好ましい実施態様ではさらに、多くの場合においてウエル領域１３をＮ型ウエル１３と称し、ウエル領域１４をＰ型ウエル１４と称する。以下の説明から理解されるように、ウエル領域１２はＲＦ／ＥＭＩ干渉によるセンサ１０のキャパシタンスの変動を最小限にするＲＦ／ＥＭＩ遮蔽物として機能するであろう。
【０００７】
図２は、センサ１０の製造のその後の工程を概略的に示すものである。センサ絶縁部１８は、基板１１の表面内に、ウエル領域１２の上に載っておりかつウエル領域１３内へ延びるように形成される。絶縁部１８は、後に、基板１１内に形成された他のＣＭＯＳ回路から圧力センサを隔離するように作用するであろう。絶縁部１８は、フィールド酸化膜領域、基板１１上に堆積された酸化膜または窒化膜、酸化されたポリ層、または当業者に周知の他の絶縁体などの様々な絶縁領域であり得る。絶縁部１８は、センサ１０のセンサ領域１６内に形成される。好ましい実施態様では、絶縁部１８は第一フィールド酸化膜である。基板１１の表面内のウエル領域１３とウエル領域１４との間にウエル絶縁フィールド酸化膜１９が形成され、基板１１の表面上のウエル領域１４内にウエル絶縁フィールド酸化膜２１が形成される。フィールド酸化膜１９、およびフィールド酸化膜１９に関連するフィールドドーパント２０は、センサ１０内に形成されたＣＭＯＳ装置内で使用されるＣＭＯＳトランジスタを絶縁するために利用され、フィールド酸化膜２１、およびフィールド酸化膜２１に関連するフィールドドーパント２０は、ウエル領域１４内に形成された素子を絶縁するために利用される。フィールド酸化膜１９， ２１およびフィールドドーパント２０は、半導体分野の当業者に周知の技術によって形成される。一般に、絶縁部１８の厚さは０．３〜１．０μｍであり、約０．７５μｍであることが好ましい。
【０００８】
好ましい実施態様では、絶縁部１８または第一フィールド酸化膜１８、第二フィールド酸化膜１９またはウエル絶縁フィールド酸化膜１９、および第三フィールド酸化膜２１またはセル絶縁フィールド酸化膜２１は、同時に形成される。その後にウエル領域１４内に形成されるＰ型トランジスタもまた、同様にウエル１４内に形成されるＥＥＰＲＯＭセルから絶縁される。続いて、薄いブランケットトンネル酸化膜２２が、被覆絶縁体１８、フィールド酸化膜１９，２１、およびウエル領域１３，１４の表面の上に載るように適用される。この好ましい実施態様では、層２２はその後、ウエル領域１４内でＥＥＰＲＯＭを形成するために利用されるであろう。このようなトンネル酸化膜は、層２２の厚さを正確に制御する酸化窒素（Ｎ２Ｏ）雰囲気内での酸化を含む、半導体分野の当業者に周知の技術によって形成される。絶縁部１８の厚さのため、および層２２の形成では一般に拡散が制限されていることから、層２２は概して非常に薄い。層２２の厚さは、３〜１５ｎｍの範囲にあり、約０．５〜１．０ｎｍであることが好ましい。その後、フローティングゲートのブランケットポリシリコン層２３が、層２２の上に載るように被着される。
【０００９】
代替的な実施態様では、絶縁部１８は、センサ１０のダイアフラムを形成するのに十分な表面積、即ち一般にほぼ好ましい実施態様における絶縁部の面積を有するように、基体１１内にトレンチを形成することによって形成してもよい。その後、トレンチ表面上および基板表面上に延びる絶縁層に対して熱酸化を行なう。多くの場合、このような酸化の後に化学的機械研磨または他の技術を使用して、基板１１の表面を平坦化させる。
【００１０】
センサ１０の固定電極を形成するのに、トンネル酸化膜、フローティングゲート、ゲート酸化膜、または（後に説明する）ゲートポリ形成工程を使用してことによって、ＣＭＯＳプロセスフローの一体化が促進され、製造コストが減少するとともに、装置の特性が向上する。
【００１１】
図３は、その後のプロセス後のセンサ１０を示す。（図２に示す）層２３， ２２をパターン化およびエッチングして、絶縁部１８の表面上にある電極トンネル酸化膜領域または第一トンネル酸化膜領域２４上に、センサ１０の第一ドープポリシリコン領域２８または固定電極２８が形成される。コンタクトのポリシリコン領域２９またはセンサコンタクト２９、およびコンタクトのトンネル酸化膜領域２６は、絶縁部１８の表面上に電極２８と同時に形成される。図３に図示されないが、電極２８とセンサコンタクト２９は、絶縁部１８の表面上にて電気的に連続している。図２の説明で記述したように、絶縁部１８の上の層２２は薄すぎるため検知されないか、または不存在（ｎｏｎ −ｅｘｉｓｔｅｎｔ）でなくともよい。フローティングゲート領域または第二ドープポリシリコン領域３１は、フロ−ティングゲートのトンネル酸化膜２７または第二トンネル酸化膜領域２７上に、電極２８およびセンサコンタクト２９と同時に形成される。パターン化およびエッチングによって、基板１１の表面上にフィールド酸化膜２１に隣接して、第二トンネル酸化膜領域２７が形成される。利用されるパターン化およびエッチング工程は、半導体分野の当業者に周知である。例えば、電極２８およびコンタクト２９の導電性材料は、別個のドープポリ層を形成およびパターン化するなど、別個の工程で形成され得ることにも留意するべきである。
【００１２】
好ましい実施態様では、その後マスクを適用して、第二ドープポリ領域３１に隣接するウエル１４内へのドーバントの注入を容易にし、ドープ領域５２を形成する。領域５２は、センサ１０の一部として形成されるＥＥＰＲＯＭセルの一部分として利用されるであろう。一般にゲート酸化膜は、当業者に周知の方法により、センサ１０を被覆するように形成され、センサ領域１６から除去される。別のマククを適用して、ドープ領域５３のドーパントの注入を容易にし、ウエル１４内のフィールド酸化膜１９，２１の間にトランジスタのスレッショルドが形成されるよう調整する。
【００１３】
図４は、その後の工程において、ＣＭＯＳ領域１７を被覆し、かつセンサ領域１６内へ延びてセンサコンタクト２９まで達する保護層３５を形成した後の、センサ１０を示す。保護層３５は、第二ポリシリコン層３２、および層３２を被覆するエッチストップ層３３を備える。層３２， ３３は、ポリシリコンをブランケット堆積（ｂｌ ａｎｋｅｔ ｄｅｐｏｓｉｔｉｏｎ）させた後エッチストップ材料をブランケット堆積させて、その双方をパターン化およびエッチングすることによって、センサ領域１６部分の上の層３３，３２の一部分を除去することによって形成される。この除去操作によって、保護層３５は、ウエル領域１４および領域３１の上にあり、かつウエル領域１４を横切ってフィールド酸化膜２１を越えて延び、フィールド酸化膜１９を越えてウエル領域１３を横切って、センサコンタクト２９の縁に隣接する絶縁材１８上まで達する、層３２，３３を含む保護層３５が残留する。層３２はこの後、ＣＭＯＳトランジスタのゲートの形成に利用されるであろう。層３２の材料をドープして、電極２８およびコンタクト２９の領域内でコンダクタが提供される場合は、層３２も電極２８およびコンタクト２９の形成に利用され得ることに留意すべきである。好ましい実施態様では、エッチストップ層３３はテトラエチルオルトケイ酸塩（ＴＥＯＳ）である。
【００１４】
図５は、センサ１０上で行われたその後のプロセスの結果を示す。センサ窒化膜３４は、絶縁材１８の上に形成され、かつ電極２８の縁の上へ重なり、ＣＭＯＳ領域１７へ延びてウエル領域１３、１４の上に載り、かつフィールド酸化膜１９，２１の上に載っている。好ましい実施態様では、窒化膜３４は、ブランケット堆積と、その後の電極２８を露出させるパターン化およびエッチングにより形成される、低応力の高シリコン含有窒化ケイ素層３４である。代わりに層３４は、化学量論的な窒化ケイ素層であってもよい。
【００１５】
図６は、センサ領域または第一犠牲層部分３６およびＣＭＯＳ領域または第二犠牲層部分３７を有する、犠牲層形成後のセンサ１０を示す。第一犠牲層部分３６は電極２８上に形成されかつ層３４の上へ延びており、第二犠牲層部分３７はセンサコンタクト２９、ウエル領域１３，１４、フィールド酸化膜１９，２１の上に載る層３４の一部分の上に形成されている。犠牲層部分３６，３７は、半導体分野の当業者に周知の方法、例えばＰＳＧのブランケット堆積およびその後のパターン化ならびにエッチング等により形成される。好ましい実施態様では、犠牲層部分３６，３７はＰＳＧ膜であり、続いてアニーリングがマスキングおよびエッチングの前に行われる。第一犠牲層部分３６の厚さは、完成した圧力センサのキャパシタのギャップを決定するのに使用される。第二犠牲層部分３７は、その後センサダイアフラムを形成する間に、ＣＭＯＳ領域１７の保護を容易にするために利用される。犠牲層部分３６，３７を形成するために複数の犠牲層を使用してもよい。好ましい実施態様では、犠牲層部分３６，３７は０．２〜１．０μｍの厚さを有する。
【００１６】
図７を参照して、固定電極２８の上に載っている圧力センサダイアフラム３８を形成した後の、センサ１０のその後の製造段階を示す。好ましい実施態様では、ダイアフラム３８は、まずセンサ１０の表面上にポリシリコンのブランケット堆積物を被着させ、続いてドーパントを注入してドープされたポリシリコン層を形成する。その後、マスクを適用してセンサ１０上に残留するべきダイアフラム３８を保護し、一方でポリシリコン層の他の部分、即ち第二犠牲層部分３７の上および層３４の一部分の上のポリシリコン層を除去する。マスクはダイアフラム３８の上に重なる開口を有し、従って、露出されたポリシリコン層を除去する間に、ダイアフラム３８を貫通するエッチ剥離開口（ｅｔｃｈ ｒｅｌｅａｓｅ ｏｐｅｎｉｎｇ） ５４が形成されて、下層の第一犠牲層部分３６の表面が露出される。一般に、露出されたポリシリコンを除去するのに利用されるエッチングは、（図６に示す）犠牲層部分３６，３７に影響を与えない。
【００１７】
その後剥離エッチングを行って、ダイアフラム３８の下層の第一犠牲層部分３６を除去し、かつセンサ１０の他の表面から第二犠牲層部分３７をも除去する。剥離エッチングに使用される物質は、エッチング操作中にエッチストップとして機能する下層の層３４に影響を与えないので、ＣＭＯＳ領域１７の表面を含むセンサ１０の他の表面は保護される。ダイフラム３８を形成する方法、および（図６に示す）犠牲層部分３６，３７を除去する方法は、半導体分野の当業者に周知である。本実施態様では、ダイアフラム３８の下部に低応力の窒化物を使用することによって、ダイアフラム３８に加えられる応力が低減されるので、１００μｍより大きい剥離エッチングにて、表面積が広いかまたは切下げ距離が長いダイアフラムの形成が容易になる。厚さ０．２〜１．０μｍの層３４を使用することによって、このような切下げ距離が容易になる。好ましい実施態様では、ダイアフラム３８は、圧縮応力によって１〜３μｍの厚さで形成され、また複数の層から形成されてもよい。
【００１８】
図８は、センサ１０のその後の製造段階を示し、ここでダイアフラム３８をシールするためにシーリング層３９を設ける。シーリング層３９の材料は、センサダイアフラムのシールに通常使用される任意の材料でよい。一般に、層３９は、ＴＥＯＳのブランケット堆積物を被着させて、堆積したＴＥＯＳに側方からの侵食が発生しないようにコンフォーマルでない堆積により、またはラインオブサイト（ｌｉｎｅ ｏｆ ｓｉｇｈｔ）堆積法により形成される。ブランケット堆積後、破線４１で示すように、マスクを適用して層３９を保護する一方、シーリング材をＣＭＯＳ領域１７およびセンサコンタクト２９から除去することによって、シーリング材の所望されない部分を除去する。例えば、シーリング材の所望されない部分の除去に、バッファード・オキサイド・エッチ液（ａ ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ ）を使用してもよい。好ましい実施態様では、層３９は約１〜４μｍの厚さを有する。ＰＳＧ、プラズマ強化窒化物、およびオキシナイトライドなど他の材料を層３９に使用してもよい。
【００１９】
マスクが除去されて、層３４の一部分がＣＭＯＳ領域１７およびセンサコンタクト２９から除去される。この操作によって、ダイフラム３８およびシーリング層３９が層３４に接触した状態で残留する。層３４を除去した後、ブランケットエッチングを利用してエッチストップ層３３を除去する。好ましい実施態様では、バッファード・オキサイド・エッチ液を利用して、エッチストップ層３３に使用されたＴＥＯＳを除去する。
【００２０】
図９は、その後いくつかのプロセスが行われた後のセンサ１０を示す。好ましい実施態様では、ウエル領域１４内に、破線枠４６で特定されるメモリセルまたはＥＥＰＲＯＭを形成し、Ｎ型およびＰ型のＣＭＯＳトランジスタを各々対応するウエル領域１３，１４内に形成する。図８の説明で記述した保護層３５の除去後、露出された保護ポリ層３２をパターン化およびエッチングして、ＥＥＰＲＯＭセルのトランジスタゲート５６およびアクティブゲート５７を形成する。ゲート５６は、ウエル領域１３，１４内に形成される（破線枠でほぼ示す）トランジスタ４３，４４のＣＭＯＳトランジスタゲートになるであろう。トランジスタゲート５６およびアクティブゲート５７の形成は、当業者に周知である。
【００２１】
その後センサ１０をマスクして、ウエル領域１３，１４内のトランジスタゲート５６に隣接してソース・ドレイン注入領域５８を形成する。当業者に周知であるように、注入領域５８は、注入を組み合わせて傾斜したソース・ドレイン領域を形成し得る。好ましい実施態様では、その後のゲート５６のシリコン化の間にゲート５６を保護するために、トランジスタゲート５６に隣接して窒化物スペーサを形成する。このようなスペーサ、およびシリコン化操作ならびに方法は、半導体分野の当業者に周知である。続いて活性化アニーリングを行い、注入領域５８内のドーパントを活性化する。好ましい実施態様において、活性化アニーリングは、９００〜１， １００℃にて２０〜４０秒間行われる急速加熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）である。この活性化はダイアフラム３８内のドーパントも活性化させて、ダイアフラム３８内に形成された応力を解放する。ソース・ドレイン注入部と、ダイアフラムのドープされたポリシリコンとを同時に活性化アニールすることにより、ダイアフラムポリシリコンの活性化アニールによるＣＭＯＳトランジスタの特性に対する影響が回避される。このようにして、破線枠で示す圧力変換器４２がセンサ１０上に形成される。
【００２２】
図１０は、金属相互接続の複数層、およびセンサ１０を保護するパッシベーション膜４９を形成した後のセンサ１０を示す。第一層間絶縁膜４７および関連する金属相互接続、ならびに第二層間絶縁膜４８および素子電極５１を、半導体分野の当業者に周知の方法で形成する。センサ１０の上に重なるパッシベーション膜４９の形成方法は、半導体分野の当業者に周知である。続いて、パッシベーション膜４９の一部分を除去して、素子電極５１およびダイアフラム３８を露出させる。一般にパッシベーション膜４９はオキシ窒化物の層であるが、二酸化ケイ素を含む周知のパッシベーション材料を使用してもよい。
【００２３】
一実施態様では、パッシベーション膜４９にマスクを適用してパターン化することにより、センサ開口６１およびコンタクト開口６２が形成されるべき場所に対応する開口を形成する。ウェット・バッファード・オキサイド・エッチング（ＢＯＥ）を利用して、パッシベーション膜４９の露出部分を除去する。素子電極５１の金属を露出させる前にエッチングを中止して、ＢＯＥによるコンタクト５１の金属の腐食を回避する。その後、ドライエッチングを利用してコンタクト５１を露出させ、かつダイアフラム３８の上に載っている誘電体およびシーリング層３９を除去する。このドライエッチングは、ダイアフラム３８のエッチングまたは損傷を回避するために、ダイアフラム３８が露出すると同時に中止する必要がある。
【００２４】
当業者に周知であるように、変換器４２の遠端部のセンサ１０の一部分の上に、変換器４２と同様の別の圧力変換器を形成して、差動キャパシタセンサ（ｄｉｆｆｅｒｅｎｔｉａｌ ｃａｐａｃｉｔｏｒ ｓｅｎｓｏｒ）を形成する。
【００２５】
代替的な実施態様において、層間絶縁膜４７を貫通する金属コンタクトのための開口が形成されると同時に除去された、層間絶縁膜４７内およびその下層のシーリング層３９の一部内の開口６１を形成してもよい。この実施態様では、誘電体４７の上の、ダイアフラム３８の上に載って形成された金属の全てを除去して、金属によってセンサ１０の容量が影響を受けないようにすることが重要である。その後、コンタクト５１の金属のための開口を形成すると同時に、誘電体４８内に開口６１が形成されるであろう。ダイアフラム３８の上に載っている誘電体４８の表面上の金属も全て除去する必要がある。その後、開口６２を形成すると同時に、パッシベーション膜４９内に開口６１が形成されるであろう。
【００２６】
別の代替的な実施態様では、マスクを適用して開口６１，６２が形成されるべきパッシベーション膜４９の領域を露出させる。ドライエッチングを利用することにより、層４９を貫通させてさらに誘電体４８，４７を通過して下部へと貫通させ、シーリング層３９を露出して開口６１，６２を形成する。シーリング層３９の材料を除去するウエットエッチングの間に、別のマスクを適用して開口６２を保護しかつ開口６１を露出させて、ダイアフラム３８を露出させる。
【００２７】
図１１は、センサ１０の代替的な実施態様を示し、ここでセンサ１０は、ダイアフラムおよびシーリング層をトランジスタ４３，４４により提供される表面に対してより平坦化した高さまで凹ませることによって、より平坦な表面が提供されている。この実施態様では、フィールド酸化膜１８を形成する前に、ウエル領域１２内にへこみまたは凹部（ｍｏａｔ）を形成する。ウエル領域１２内の孔は、後のプロセス工程を容易に行なえるようにするために、例えばＶ形側面または傾斜側面を形成する異方性エッチングなど、周知の様々な技術により形成され得る。
【００２８】
別の代替的な実施態様では、マスクを適用して、開口６２が形成されるパッシベーション膜４９の領域を露出させる。ドライエッチングを使用して開口６１を形成する。その後、別のマスクを適用して、開口６１が形成されるパッシベーション領域を露出させる。その後、ウエットエッチングを利用して、層４９、層４８、層４７、および層３９内の材料を除去し、ダイアフラム３８を露出させる。
【００２９】
新規な集積された圧力センサおよび集積された圧力センサの製造方法が目下提供されたことを理解するべきである。フィールド酸化膜などの絶縁層の上にダイアフラムおよび固定電極を形成することによって、センサ１０のＣＭＯＳおよび他の活性化要素からダイアフラムおよび固定電極を絶縁する。ＥＥＰＲＯＭセルのフローティングゲート電極と同時に、薄い酸化膜の上に固定電極を形成することによって、固定電極の形成に必要な処理工程が最小となる。ＣＭＯＳトランジスタのソース・ドレイン領域の注入前に、ドープされたポリシリコンのダイアフラムを形成して、ソースおよびドレインの注入と同時にポリシリコンダイアフラムをアニールすることによって、ＣＭＯＳトランジスタの特性はポリシリコンダイアフラムのアニールリングによって悪影響を受けないことが保証される。
【図面の簡単な説明】
【図１】本発明による集積された圧力センサの実施態様の初期製造段階における、拡大断面部分の概略図。
【図２】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図３】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図４】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図５】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図６】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図７】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図８】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図９】本発明による図１の圧力センサの、その後の製造段階における概略図。
【図１０】本発明による、図１〜図９の集積された圧力センサのパッシベーション膜および圧力センサ開口の形成後の、拡大断面部分の概略図。
【図１１】本発明による、集積された圧力センサの別の実施態様の拡大断面部分の概略図。
Claims (14)
- 集積されたＣＭＯＳ圧力センサを形成する方法であって、
センサ領域およびＣＭＯＳ領域を有する第一の導電型の半導体基板を形成する工程と、
センサの固定電極の上に載っているセンサダイアフラムを形成する工程と、
続いて、センサダイアフラムをアニールする前に、半導体基板のＣＭＯＳ領域内にて半導体基板の表面内にＣＭＯＳトランジスタのソース・ドレイン領域を形成する工程と、
センサダイフラムおよびソース・ドレイン領域をアニールする工程と、
からなる方法。 - 請求項１に記載の方法であって、前記センサダイアフラムを形成する工程は、半導体基板の表面上のセンサ領域内に形成されたセンサ絶縁部の上に載っているセンサダイアフラムを形成する工程を含む方法。
- 請求項２に記載の方法であって、前記センサダイアフラムを形成する工程は、固定電極およびセンサ絶縁部の上に載っているドープされたポリシリコンからセンサダイアフラムを形成する工程を含む方法。
- 請求項２に記載の方法であって、前記センサダイアフラムを形成する工程は、センサ絶縁部の上に固定電極を形成する工程を含む方法。
- 請求項２に記載の方法であって、前記センサダイアフラムを形成する工程は、センサ絶縁部上に第一部分を有し、かつ半導体基板の表面上のＣＭＯＳ領域内に第二部分を有するトンネル酸化膜を形成する工程と、
ドープされたポリシリコンから前記ダイアフラムを形成する前に、前記トンネル酸化膜の第一部分の上に固定電極を形成し、前記トンネル酸化膜の第二部分の上にフローティングゲート電極を形成する工程を含む方法。 - 半導体圧力センサを形成する方法であって、
センサ領域およびＣＭＯＳ領域を有する第一の導電型の半導体基板を形成する工程と、
センサ領域内にセンサ絶縁部を形成し、かつ半導体基板の表面上のＣＭＯＳ領域内にフィールド酸化膜領域を形成する工程と、前記センサ絶縁部は前記フィールド酸化領域から離間されていることと、
第一ドープポリシリコン領域をセンサ絶縁部の上に載っている電極領域として形成するとともに、第二ドープポリシリコン領域をフローティングゲート領域としてＣＭＯＳ領域内に形成する工程と、
前記第一ドープポリシリコン領域の上に載っている、ドープされたポリシリコンのセンサダイアフラムを形成し、前記センサダイアフラムの上に載っているシーリング層を形成する工程と、前記第二ドープポリシリコン領域は、前記センサダイアフラムおよびシーリング層を形成する間、保護されていることと、
続いて、半導体基板のＣＭＯＳ領域表面内のソース・ドレイン領域を注入およびアニールする工程と、
からなる方法。 - 請求項６に記載の方法であって、前記第一フィールド酸化膜領域の一部分の上に第一トンネル酸化膜を形成し、前記第二フィールド酸化膜領域に隣接する半導体基板の表面上に第二トンネル酸化膜を形成する工程をさらに含む方法。
- 請求項６に記載の方法であって、前記半導体基板を形成する工程は、第二の導電型の第一ウエル領域と、第二の導電型の第二ウエル領域と、第一の導電型の第三ウエル領域を有する半導体基板を形成する工程を含み、該第一ウエル領域、第二ウエル領域、および第三ウエル領域は、前記半導体基板の表面上に形成される方法。
- 請求項８に記載の方法であって、前記第一フィールド酸化膜領域を形成する工程は、第一ウエル領域および第二ウエル領域の一部分の上に載っている第一フィールド酸化膜領域を形成する工程を含み、前記第二ウエル領域を形成する工程は、第二ウエル領域および第三ウエル領域に隣接する第二フィールド酸化膜領域を形成する工程を含む方法。
- 請求項９に記載の方法であってさらに、第三ウエル領域内にトンネル酸化膜のフローティングゲート部分に隣接してドーブされた領域を形成する工程と、
第一フィールド酸化膜領域の一部分の上にセンサ領域を有し、かつ第二ウエル領域の上と、第二フィールド酸化膜層の上と、第三ウエル領域の上と、ドープされたポリシリコン層のフローティングゲート部分の上とにＣＭＯＳ領域を有する保護層を形成する工程と、
第一フィールド酸化膜領域の一部分の上にセンサ領域を有し、ドープされたポリシリコンの電極部分の上に重なり、かつ第二ウエル領域の上と、第二フィールド酸化膜の上と、第三ウエル領域の上と、ドープされたポリシリコン層の第二フローティングゲート部分の上とにＣＭＯＳ領域を有する、低応力の窒化膜を形成する工程と、
ドープされたポリシリコン層の電極部分の上に第一部分を有し、かつ第二ウエル領域の上と、第二フィールド酸化膜層の上と、第三ウエル領域の上と、ドープされたポリシリコン層の第二フローティングゲート部分の上とに第二部分を有する犠牲層を形成する工程とを含む方法。 - 請求項１０に記載の方法であって、前記圧力センサダイフラムを形成する工程は、ポリシリコン層を前記低応力の窒化膜の上および前記犠牲層の第一部分を被覆して形成する工程と、
前記犠牲層を除去する工程と、
前記ダイアフラムポリシリコン層の上にシーリング層を設ける工程と、
ＣＭＯＳ領域の前記低応力の窒化膜を除去する工程と、
からなる方法。 - 請求項１０に記載の方法であって、前記ソース・ドレイン領域の注入およびアニールは、前記第三ウエル領域内のソース・ドレイン領域を注入して、第三ウエル領域内におよび前記トンネル酸化膜の第二部分の上に載っているメモリセルのフローティングゲートを形成し、前記第二ウエル領域内のソース・ドレイン領域を注入して、第二ウエル領域内にＣＭＯＳトランジスタを形成する工程を含む方法。
- 半導体圧力センサを形成する方法であって、
第一の導電型の半導体材料の基板を形成する工程と、該基板は、第二の導電型の第一ウエル領域と、第二の導電型の第二ウエル領域と、第一導電性材料の第三ウエル領域とを有し、前記第一ウエル領域、第二ウエル領域、および第三ウエル領域は、基板の表面上に形成されることと、
前記第一ウエル領域および第二ウエル領域の一部分の上に載っている第一フィールド酸化膜領域を形成し、第二ウエル領域および第三ウエル領域に隣接して第二フィールド酸化領域を形成する工程と、
電極部分を有し第一フィールド酸化膜領域の上に載っており、かつフローティングゲート部分を有し第三ウエル領域の上に載っているドープされたポリシリコン層を形成する工程と、
第三ウエル領域内に、トンネル酸化膜のフローティングゲート部分に隣接して、ドープ領域を形成する工程と、
前記第一フィールド酸化膜領域の一部分の上にセンサ領域を有し、かつ前記第二ウエル領域の上と、前記第二フィールド酸化膜層の上と、前記段三ウエル領域の上と、ドープされたポリシリコン層のフローティングゲート部分の上とにＣＭＯＳ領域を有するエッチストップ層を形成する工程と、
前記第一フィールド酸化膜領域の一部分の上にセンサ領域を有し、ドープされたポリシリコンの電極部分の上に重なり、かつ第二ウエル領域の上と、第二フィールド酸化膜層の上と、第三ウエル領域の上と、ドープされたポリシリコン層の第二フローティングゲート部分の上とにＣＭＯＳ領域を有する、低応力の窒化膜を形成する工程と、
ドープされたポリシリコン層の電極部分の上に第一部分を有し、かつ第二ウエル領域の上と、第二フィールド酸化膜層の上と、第三ウエル領域の上と、ドープされたポリシリコン層の第二フローティングゲート部分の上とに第二部分を有する犠牲層を形成する工程と、
前記低応力の窒化膜の上および前記犠牲層の第一部分を被覆して、ダイアフラムのポリシリコン層を形成する工程と、
前記犠牲層を除去する工程と、
前記ダイアフラムのポリシリコン層の上にシーリング層を設ける工程と、
ＣＭＯＳ領域の前記低応力の窒化膜を除去する工程と、
前記第三ウエル領域内のソース・ドレイン領域を注入して、第三ウエル領域内におよび前記トンネル酸化膜の第二部分の上に載っているメモリセルのフローティングゲートを形成し、前記第二ウエル領域内のソース・ドレイン領域を注入して、第二ウエル領域内にＣＭＯＳを形成する工程と、
前記ソース・ドレイン領域をアニールする工程と、からなる方法 - 請求項１３に記載の方法であって、前記ドープされたポリシリコン層を形成する工程は、前記第一フィールド酸化膜領域の一部分の上に第一部分を有し、かつ前記第三ウエル領域の一部分の上に第二部分を有するトンネル酸化膜を形成する工程を含む方法。
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