JP2004526259A - 永久的な二進コードを集積回路に記憶するための回路 - Google Patents

Abstract

【課題】二進コードを集積回路チップに記憶するための回路（１）に関している。
【解決手段】この発明は、二進コード（Ｂ_１、Ｂ_２、…、Ｂ_ｉ−１、Ｂ_ｉ、…、Ｂ_ｎ−１ 、Ｂ_ｎ）の読み取りにトリガをかける信号（Ｅ）を加える入力端子（２）と、前記二進コードを送り出すための出力端子（３_１、３_２、…、３_ｉ−１、３_ｉ、…、３_ｎ−１、３_ｎ）と、前記入力端子を各出力端子に個々に接続し、集積回路の製造時にそれぞれ固定の遅延を入れる第１の電子経路（Ｐ_１、Ｐ_２、…、Ｐ_ｉ、…、Ｐ_ｎ）と、前記電子経路の出力に現われる二進状態を同時に統合するための手段（４、５_１、５_２、…、５_ｉ、…、５_ｎ）と、を備えている。
【選択図】図１

Description

【技術分野】
【０００１】
この発明は、集積回路内に永久的な二進コードを記憶することに関する。この発明は、もっと具体的に言えば前記集積回路、又はもっと具体的に言えば回路系を識別するため前記集積回路の使用時に読み取ろうとする永久的なコードを前記回路の製造中に書込むことに適用される。
【背景技術】
【０００２】
この発明の応用分野の例は、（例えば接触又は非接触のスマートカードのような）集積回路のようなものを含む電子要素又はアセンブリを、他の要素（例えば読み取り端末）とのトランザクション又は情報の交換時に認証することである。この種の応用分野において、前記集積回路は真正であり、工業所有権を侵害する回路又は模倣する回路でないことが確かでなければならない。特に、スマートカードの分野においては、現在真正のカードと同一で工業所有権を侵害するカード（クローン）を製造することからなる、即ち類似の技術的な過程により作られる同一の回路を集積することからなる大規模な工業所有権の侵害に対し戦うことが難しい。
【０００３】
これらの応用分野の中で、この発明はもっと具体的に言えば幾つかの回路に共通な永久的なコードを書き込むことが求められている応用分野に関している。例えば、製造業者の識別子であり、プリペイドカード（テレホンカード）等の元の値の識別子である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記集積回路に埋め込まれているメモリ又はレジスタは、現在これらのコードを記憶するために使用されている。前記コードは記憶素子内に製造前又は製造後に変更できない方法で書き込まれている。
【０００５】
この種の技術の欠点は、前記コードを前記回路が動作していない時に検出できるビジブルなプログラミングを必要とすることである。実際には、製造時に書き込まれる前記コードであろうと、又はその後に決定されるプログラミングにより書き込まれる前記コードであろうと、この書き込みのため使用されているフューズ型素子はその後目で識別できる。これにより、集積回路の光学分析に関して行われた進歩により前記コードの侵害が可能になった。
【０００６】
この種の技術の他の欠点は、その後の回路認証が使用時に時間のかかる記憶素子の読み込み処理を必要とすることである。
【０００７】
この発明は、二進コードを集積回路内に記憶するための新規な解決を提供することを目的としている。この発明は、もっと具体的に言えば高性能の光学的な検出手段でもってしても、目で検出できないコードの記憶を行うことを目的としている。
【０００８】
この発明は、更に記憶読み取り型の手順を必要とすることなく、しかも殆ど瞬間的な方法で記憶されるコードを与える解決を提供することを目的としている。
【０００９】
この発明は、更に製造後に回路のプログラミングを必要としない解決を提供することも目的としている。
【００１０】
この発明は、更に実施に特に簡単な解決を提供することを目的としている。
【課題を解決するための手段】
【００１１】
これらの目的を達成するため、この発明は次のものを含む集積回路内に二進コードを記憶するための回路を提供している：
前記コードの読み取りにトリガをかけるための信号を加える入力端子と；
前記二進コードを与えることに適応した出力端子と；
前記入力端子を出力端子のそれぞれに個々に接続し、前記集積回路の製造時に設定される遅延を個々に取り入れる第１の電子経路と；
前記電子経路の前記出力に現われる二進状態を同時に判断するための手段。
【００１２】
この発明の実施例によれば、第１の電子経路のそれぞれが遅延素子と、対応する遅延素子の前記出力に接続された入力端子及び前記回路の前記出力端子の１つを規定する出力端子を有するフリップフロップから構成されている。
【００１３】
この発明の実施例によれば、前記判断するための手段が前記第１の経路により取り入れられた前記遅延の範囲内に含まれる遅延を挿入する第２の電子経路を含み、前記第２の経路は前記入力端子と前記二進状態の判断にトリガをかける端子との間に置かれている。
【００１４】
この発明の実施例によれば、前記種々のフリップフロップのクロック入力のそれぞれが、前記トリガをかける端子に全て接続されている。
【００１５】
この発明の実施例によれば、前記第１の電子経路が、可能な技術的なばらつきにも拘わらず前記第２の経路の前記遅延より短いか又は長い遅延を保持する遅延を挿入するように選択される。
【００１６】
この発明の以下の目的、特徴及び利点は添付した図に関連する特別な実施例に関する以下の非制限的な記載の中で詳細に述べている。
【００１７】
理解し易いように、この発明の理解に必要な素子のみ図示しており、以下に記述する。特に、記憶された二進コードの用途と利用は、詳細には説明してはおらず、この発明の目的ではない。
【００１８】
この発明の特徴は、実際の集積回路の物理パラメータにより二進コードを記憶することである。より具体的に言えば、この発明は同一の入力信号（少なくとも１つのエッジを含む論理信号）を異なった電子経路から生じる幾つかの異なる遅延に従うようにさせることを与えることである。
【００１９】
この発明の他の特徴は、介在する遅延に対して前記異なる経路により取り入れられた遅延を直接比較することを与え、技術的及び／又は製造上の過程のばらつきに影響されないコードの遅延を作ることである。
【発明を実施するための最良の形態】
【００２０】
図１はこの発明に基づく集積記憶回路の実施例の電子的な図を示している。
【００２１】
この例において、回路１はコードの読み取りにトリガをかけるためのディジタル信号Ｅを受けることを目的とする信号入力端子２を含む。この発明によれば、信号Ｅのみが前記コードに対し与えられるようにすることで十分である。この発明を実現するため、信号Ｅは図２Ａと図２Ｂに関して以下のことから判るようにトリガによる読み取り当たり少なくとも１つのエッジを必ず含む。
【００２２】
図１により、所定の数のビットにわたり、二進コードＢ_１、Ｂ_２、…、Ｂ_ｉ−１、Ｂ_ｉ、…、Ｂ_ｎ−１、Ｂ_ｎが与えられる。それぞれのビットＢ_ｉは回路１に特有の端子３_１、３_２、…、３_ｉ−１、３_ｉ、…、３_ｎ−１、３_ｎに与えられる。これにより回路１は前記二進コードを並列の形で提供する。
【００２３】
この発明によれば、前記コードのそれぞれのビットＢ_ｉに対し、共通の入力端子２を同じランクの端子３_ｉに接続する電子経路Ｐ_１、Ｐ_２、…、Ｐ_ｉ、…、Ｐ_ｎが関連付けられる。
【００２４】
従って、電子経路により取り入れられた前記種々の遅延により、入力信号Ｅにトリガをかける前記エッジは異なる時刻に異なる出力で再生される。
【００２５】
この発明によれば、回路１の出力に同期した方法で存在する前記情報を読み取ることが与えられる。好ましくは、前記種々の電子経路により取り入れられる最短の遅延と最長の遅延の間に介在する時間にほぼ対応している時間が選択される。
【００２６】
より具体的に言えば、図１に示すこの発明の好適な実施例により、電子経路４（Ｃ０）は入力信号Ｅにトリガをかける前記エッジが発生してからの読み取り時間を設定するように与えられる。この電子トリガの経路は前記コードを与える前記経路に基づく遅延の範囲内に含まれる遅延を取り入れるように選択される。前記遅延は、例えば遅延の平均値とすることができる。
【００２７】
例えば、経路４は回路１の入力２を電子経路Ｐ_１、Ｐ_２、…、Ｐ_ｉ、…、Ｐ_ｎにそれぞれ属するフリップフロップ５_１、５_２、…、５_ｉ、…、５_ｎの端子Ｃ_ｋに接続しており、前記フリップフロップのＱ出力は前記回路１の出力端子３_１、３_２、…、３_ｉ、…、３_ｎをそれぞれ形成している。この実施例によれば、それぞれの電子経路Ｐ_ｉは前記回路の入力２を前記経路内で対応するフリップフロップのＤ入力に接続する遅延素子６_１（Ｃ１）、６_２（Ｃ２）、…、６_ｉ（Ｃｉ）、…、６_ｎ（Ｃｎ）を含む。遅延素子６_ｉはこの発明によれば、互いに異なる遅延を表す素子である。実施には、フリップフロップ５_ｉは、同じ構造を好適に有している。しかし、これらのフリップフロップには素子４により挿入される遅延Ｃ０に対し、入力信号１のそれぞれの出力信号に到達するまで前記入力信号に運ばれる前記遅延が入れられる。
【００２８】
エッジが入力信号Ｅに適用されると、このエッジは種々の時間で前記フリップフロップのそれぞれのＤ入力に到達する。前記種々のフリップフロップの前記入力状態の読み取りは、今度は要素４により遅延した信号Ｅの前記エッジにより同期が取られる。この理由により、特に種々の素子６_ｉの遅延の平均値にほぼ相当する遅延Ｃ０が選択される。
【００２９】
図１の例において、回路１の種々の出力３_ｉは得られた二進コード、即ちそれぞれ前記回路出力の１つに対応しているビットＢ_ｉを記憶するためレジスタ７の入力に個々に接続されている。レジスタ７の前記接続の詳細は図示しておらず、この発明の目的でない。一度前記二進コードがこのレジスタ内に含まれると、その利用は前記印加に依存しておりその履行は当業者の能力の範囲内にある。
【００３０】
図２Ａと図２Ｂは、タイミングを図の形で表しており、かつあらゆる縮尺を考慮することなく、この発明による記憶回路の動作を示している。図２Ａと図２Ｂは信号Ｅと、種々の遅延素子の出力信号の形の例示である。図２Ａと図２Ｂの例においては、４ビットにわたる二進コードの場合を対象としている。前記タイミング図は参照記号Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４と前記遅延素子が異なることを示すそれぞれＣ’０、Ｃ’１、Ｃ’２、Ｃ’３、Ｃ’４で表している。
【００３１】
図２Ａと図２Ｂの違いは、種々の遅延を挿入する経路Ｃ０からＣ４を有する２つの集積回路１の相違を示している。
【００３２】
図２Ａにおいては、時間ｔ５で立ち上がりエッジが信号Ｅにトリガをかけると仮定している。このエッジは種々の時間ｔ１、ｔ２、ｔ３、ｔ４において（遅延素子Ｃ１、Ｃ２、Ｃ３、Ｃ４の出力に対応した）Ｄフリップフロップの異なる入力を表している。更に、素子４（Ｃ０）により時間ｔ０で入力されるフリップフロップで読み込まれるデータを開始する遅延が挿入される。遅延Ｃ０より大きな遅延を作る全ての経路は、信号Ｅの前記エッジがまだ経路に到着していないので状態０のビットを与える。遅延０より小さな遅延を作る全ての経路は、信号Ｅのエッジが遅延Ｃ０の終了する前に対応するフリップフロップの入力に到着するので状態１のビットを発生する。図２Ａの例では、時間ｔ０でコード１０１０が与えられる。
【００３３】
図２Ｂは、経路Ｃ０’からＣ４’までが異なる場合の同様な回路を示している。この回路の中で得られるコードは異なっている。例えば、コードが０１０１０である。図２Ｂにおいて、図１の場合と等しい時間ｔ５を任意に示している。しかし、信号Ｅのエッジがそれぞれ経路Ｃ’０、Ｃ’１、Ｃ’２、Ｃ’３、Ｃ’４を通して前記信号の方向の端にある時間ｔ’０、ｔ’１、ｔ’２、ｔ’３、ｔ’４は、図２Ａの場合と異なっている。
【００３４】
好ましくは、種々の経路により挿入された前記遅延は技術的及び製造的な工程のばらつきに影響されないように互いに十分異なるように選択される。従って、同じ前記系内の全ての同じ回路により同じコードが与えられるようになることが保証される。好ましくは、２以上の経路の場合、前記経路は例え同じ結果（０又は１）を与える場合であっても互いに異なる。これにより例え利用が少ない場合でも前記経路間に可視的な区別がなされる。
【００３５】
回路毎に異なるコードを与えるため、前記回路経路は異なる遅延を挿入するように変更することができ、又は種々の経路の種々のフリップフロップに割り当てること、即ちコードのビットの順番を変更することができる。更に、遅延の平均Ｃ０も前記フリップフロップのトリガ時間をシフトするため変更することができる。この場合互いに技術的なばらつきと無関係な遅延を挿入するあらゆる経路を有するように確認される。
【００３６】
この発明の実施例によれば、記憶される前記コードは回路の製造前に決定される。この場合、遅延素子Ｃ１からＣｎまで及び／又は素子Ｃ０は前記回路によりこのコードが与えられるように大きさが決められる。
【００３７】
他の実施例によれば、前記コードは前記回路を設計する時には未知である。このため、製造後、前記系内で前記回路の１つのコードの読み取りにトリガをかけることにより識別される。このコードは（同じマスクにより製造される）前記系内で全ての回路に共通している。このように、例えば回路の種類を識別するコードとして利用できる。
【００３８】
又、同じウエハーがマスク又は同様な物を別々にすることによっている場合であれ、或いは技術的なばらつきに影響されやすい遅延を与える場合であれ、前記同じウエハー上で各チップのコードを別々にすることも考えられる。
【００３９】
この発明の利点は、記憶されたコードが可視的に検出できないことである。実際には、前記コードを見えるようにするため、この発明の前記回路の前記入力に電子信号を加えることが必要である。
【００４０】
この発明の他の利点は、従来のメモリのように前記コードを抜き出すための読み取り過程を構成する必要のないことである。この発明によれば、遅延の平均値に左右される遅延でもって前記出力端子に現われる前記コードを見るため信号Ｅにエッジを加えることで十分である。前記集積回路を利用する前記システムのサイクル時間はこのようにして節約される。
【００４１】
この発明の他の利点は、前記識別が特に正確であり信頼があることである。とりわけ、測定（メモリの読み取り）の使用を取り除くことにより、正確性の問題が避けられる。
【００４２】
この発明の他の利点は、コードを供給することが非常に早いことである。実際には、製造過程又は技術的なばらつきにより多くても数百ピコ秒のオーダーの差がしばしば生ずる。従って、数百ピコ秒の範囲で遅延を挿入する経路はコードを供給するのに十分である。これにより、前記コードの供給時間はナノ秒のオーダーにできる。
【００４３】
この発明の他の利点は、前記素子により挿入された前記遅延の１つの時間内にドリフトがある場合でも前記回路の結果が変わらないことである。実際には、全ての遅延素子は類似の構造であるので、前記ばらつきは全ての素子（経路）に対して同じ方向になるであろう。
【００４４】
この発明の電子経路の遅延素子を作るため、任意の集積素子を使用することができる。これらには、例えば一連の抵抗及び／又はコンデンサ、又は単なるトラックである。抵抗の場合、前記集積回路の厚さの両側の抵抗を使用できるが、形状に関連した値を有し、温度に依存することが少ない特徴を有するポリシリコンの抵抗を使用することが好ましい。
【００４５】
この発明によれば、読み取り段階は入力信号Ｅのエッジによりトリガがかけられる。その段階の数は前記認識回路の応用分野と用途に左右される。カードの場合、このカードと外部のデバイスの間で行われるそれぞれの交換の際の認識を、例えば同じトランザクションの間であっても与えることができる。
【００４６】
この発明は、当業者に容易に考えられる種々の変更、修正、改善を有することが勿論見込まれる。特に、この発明の前記遅延素子の実際の実行には種々の形を有することができる。
【００４７】
更に、前記種々の要素により挿入された前記遅延のばらつきの範囲を選択することは応用分野と所要の感度に依存している。この選択は今までに与えた機能的な指摘に基づき当業者の能力内にある。
【００４８】
更に、この発明に基づく前記回路により与えられる前記ビット数も、前記応用と侵害されない所要の度合いにも依存している。ビット数が多くなれば成る程、種々のコードを記憶する２つの回路間の区別が難しくなる。
【００４９】
更に、回路への二進コードの利用の種々の要素を与えることが出来る。レジスター内に記憶する代わりに、前記コードは例えば集積されている前記回路の機能、例えばこの回路の電源供給を有効又は無効にすることにより直接利用できる。
【００５０】
最後に、好適な実施例では単一の読み取りのトリガ信号Ｅを使用しているが、特に幾つかのコードをまとめる回路の場合は幾つかのトリガ信号を与えることができる。このようなケースでは、前記種々のコードは同じ遅延Ｃ０を共有する場合もあるし無い場合もある。
【００５１】
この発明の前記応用分野の中で、これらのコードにより予め前記チップを識別するロボットにより前記チップを自動的に配置するための回路の種類の識別子として使用することができる。
【図面の簡単な説明】
【００５２】
【図１】この発明に基づく集積回路の実施例を示している。
【図２Ａ】２つの異なるコードに対する図１の識別回路の動作を示すタイミング図である。
【図２Ｂ】２つの異なるコードに対する図１の識別回路の動作を示す他のタイミング図である。
【符号の説明】
【００５３】
１ 二進コードを集積回路チップ内に記憶するための回路
２ 入力端子
３_１、３_２、…、３_ｉ、…、３_ｎ 出力端子
４、５_１、５_２、…、５_ｉ、…、５_ｎ 二進状態を同時に判断するための手段
６_１、６_２、…、６_ｉ、…、６_ｎ 遅延素子

Claims (5)

1. 二進コードを集積回路チップ内に記憶するための回路（１）において、
   前記コードの読み取りにトリガをかけるための信号（Ｅ）を加える入力端子（２）と；
   前記二進コードを与えることに適応した出力端子（３_１、３_２、…、３_ｉ−１、
   ３_ｉ、…、３_ｎ−１、３_ｎ）と；
   前記入力端子を出力端子のそれぞれに個々に接続し、前記集積回路の製造時に設定される遅延を個々に挿入する第１の電子経路（Ｐ_１、Ｐ_２、…、Ｐ_ｉ、…、Ｐ_ｎ）と；
   前記電子経路の前記出力に現われる二進状態を同時に判断するための手段（４、５_１、５_２、…、５_ｉ、…、５_ｎ）と；
   を含むことを特徴とする、二進コードを集積回路チップ内に記憶するための回路。
2. 第１の電子経路のそれぞれが遅延素子（６_１、６_２、…、６_ｉ、…、６_ｎ）を備え、対応する遅延素子の前記出力に接続された入力端子（Ｄ）と、前記回路の前記出力端子の１つを規定する出力端子（Ｑ）とを有するフリップフロップ（５_１、５_２、…、５_ｉ、…、５_ｎ）から成ることを特徴とする請求項１に記載の回路。
3. 前記判断するための手段が前記第１の経路により挿入された前記遅延の範囲内に含まれる遅延（Ｃ０）を挿入する第２の電子経路（４）を含み、前記第２の経路は前記入力端子（２）と前記二進状態の判断にトリガをかけるための端子との間に置かれていることを特徴とする請求項１又は２に記載の回路。
4. 前記種々のフリップフロップのクロック入力（Ｃ_ｋ）のそれぞれが、前記トリガをかける端子に接続されていることを特徴とする請求項２又は３に記載の回路。
5. 前記第１の電子経路が、可能な技術的なばらつきにも拘わらず前記第２の経路の遅延（Ｃ０）より短いか又は長い遅延を保持する遅延を挿入するように選択されていることを特徴とする請求項３又は４に記載の回路。