JP2517471Y2

JP2517471Y2 - Ｉｃ試験装置

Info

Publication number: JP2517471Y2
Application number: JP6582890U
Authority: JP
Inventors: 博康清野
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1990-06-21
Filing date: 1990-06-21
Publication date: 1996-11-20
Anticipated expiration: 2005-06-21
Also published as: JPH0424080U

Description

【考案の詳細な説明】「産業上の利用分野」この考案はパターンカウンタの歩進ごとにパターンを
発生し、そのパターンを被試験IC素子へ供給し、その被
試験IC素子の出力と期待値とを比較回路で比較し、パタ
ーンカウンタの計数値により比較回路の比較結果の判定
区間を決めるIC試験装置に関する。

「従来の技術」第４図に従来のIC試験装置を示す。パターンカウンタ
11はシステムクロックを計数し、パターンカウンタ11の
計数値がアドレスとしてパターンメモリ12へ供給され、
パターンカウンタ11の歩進ごとにパターンメモリ12から
パターンが読み出されて発生され、このパターンは被試
験IC素子13へ印加され、被試験IC素子13の出力と、パタ
ーンメモリ12の出力パターン中の期待値とが比較回路14
で論理比較され、不一致の場合は比較回路14から“1"が
出力される。

開始用レジスタ15に比較結果判定区間の開始データが
格納され、終了用レジスタ16に比較結果判定区間の終了
データが格納され、開始用レジスタ15、終了用レジスタ
16の各データと、パターンカウンタ11の計数値との各一
致がそれぞれ一致検出回路17,18で検出され、一致検出
回路17の一致検出出力でフリップフロップ19がセットさ
れ、そのフリップフロップ19の出力でゲート21が開らか
れ、ゲート21を通過した比較回路14の出力が取込まれる
ようになり、つまり比較結果判定区間が開始され、一致
検出回路18の一致検出出力でフリップフロップ19がリセ
ットされて比較結果判定区間が終了する。

このようにして試験したい区間の始めのデータと、終
りのデータとを開始用レジスタ15、終了用レジスタ16に
それぞれ設定することにより、その区間だけの論理比較
結果を得ることができる。

「考案が解決しようとする課題」一連の試験パターン中に複数の比較結果判定区間が存
在すると、例えば第５図に示すように、まず比較結果判
定区間Ａの開始データn1と終了データn2とをレジスタ1
5,16にそれぞれ格納して、パターンカウンタ11を０から
歩進させ、n2まで試験を行うと、一度試験を停止して次
の比較結果判定区間Ｂの開始データn3、終了データn4を
それぞれレジスタ15,16に格納して試験を再開し、n4ま
で試験すると、試験を中止して、次の比較結果判定区間
Ｃの開始データn5、終了データn6をそれぞれレジスタ1
5,16に格納して試験を再開し、n6で試験を終了する。

このように１つの判定区間の試験終了ごとに開始デー
タ、終了データの設定を行うため、試験を判定区間の数
に分けて実行しなければならず、試験を効率的に行うこ
とができなかった。特に被試験IC素子によっては試験を
一旦中止すると、内部のレジスタの内容が消えたりする
ものがあり、この場合は試験中止ごとに、被試験IC素子
を初期化してから試験を再開する必要があり、試験中止
期間が長くなる。比較結果判定区間の数が多くなると、
全体の試験を終了するまでの時間が長くなる欠点があっ
た。

「課題を解決するための手段」請求項１の考案によれば比較結果判定区間の各開始デ
ータが開始用メモリに順次記憶され、各終了データが終
了用メモリに順次記憶され、これら開始用メモリ、終了
用メモリの各読み出し出力とパターンカウンタの計数値
との一致が開始用一致検出回路、終了用一致検出回路で
それぞれ検出され、開始用一致検出回路の一致検出出力
で比較結果判定区間が開始され、終了用一致検出回路の
一致検出出力で比較結果判定区間が終了とされ、また開
始用一致検出回路の一致検出数が開始用カウンタで計数
され、その開始用カウンタの計数値をアドレスとして開
始用メモリが読み出され、終了用一致検出回路の一致検
出数が終了用カウンタで計数され、その終了用カウンタ
の計数値をアドレスとして終了用メモリが読み出され
る。

請求項２の考案によれば各比較結果判定区間の各開始
データと各終了データとがメモリに交互に記憶され、そ
のメモリの読み出し出力とパターンカウンタの計数値と
の一致が一致検出回路で検出され、その一致検出出力は
振分回路で比較結果判定区間の開始と、終了とに交互に
振分けられ、またこの一致検出の数がアドレスカウンタ
で計数され、その計数値をアドレスとしてメモリが読み
出される。

「実施例」第１図に請求項１の考案の実施例を示し、第４図と対
応する部分に同一符号を付けてある。この例では開始用
メモリ22及び終了用メモリ23が設けられ、比較結果判定
区間が例えば第２図に示すようにＡ〜Ｃの場合は、その
各区間の開始を示すデータn1、n3、n5が開始用メモリ22
に順次記憶され、各区間の終了を示すデータn2、n4、n6
が終了用メモリ23に順次記憶される。開始用メモリ22、
終了用メモリ23はそれぞれ開始用カウンタ24の計数値、
終了用カウンタ25の計数値をアドレスとして読み出され
る。これら開始用メモリ22から読み出されたデータ、終
了用メモリ23から読み出されたデータはパターンカウン
タ11の計数値と、開始用一致検出回路17、終了用一致検
出回路18でそれぞれ一致するとこれが検出される。開始
用一致検出回路17の一致検出出力で開始用カウンタ24が
一歩進され、終了用一致検出回路18の一致検出出力で終
了用カウンタ25が一歩進される。

試験開始と同時に、開始用カウンタ24、終了用カウン
タ25はクリアされ、従って開始用メモリ22、終了用メモ
リ23は共にアドレスＯがアクセスされ、開始用メモリ22
からデータn1が、終了用メモリ23からデータn2がそれぞ
れ読み出される。パターンカウンタ11の計数値がn1にな
ると、開始用一致検出回路17で一致が検出されて開始信
号が出力され、比較結果判定区間Ａが始まり、この例で
はフリップフロップ19がセットされ、ゲート21が開い
て、比較回路14の出力がゲート21を通じて取込まれるよ
うになる。また開始用一致検出回路17の一致検出出力が
開始用カウンタ24で計数され、つまりn1の一致で回路17
の出力が低レベルになり、パターンカウンタ11がn1＋１
になると、不一致で回路17の出力が高レベルになり、こ
の時の立上りでカウンタ24が歩進し、計数値が１とな
り、開始用メモリ22はアドレス１がアクセスされ、デー
タn3が読み出される。

パターンカウンタ11の計数値がn2になると、終了用一
致検出回路18で一致が検出されて終了信号が出力され、
比較結果判定区間Ａが終了し、フリップフロップ19がリ
セットされる。同時に終了用カウンタ25が１歩進し、終
了用メモリ23はアドレス１がアクセスされ、データn4が
読み出される。パターンカウンタ11の計数値がn3になる
と、同様にして比較結果判定区間Ｂが始まり、開始用メ
モリ22はアドレス２がアクセスされてデータn5が読み出
され、パターンカウンタ11の計数値がn4になると、比較
結果判定区間Ｂが終了し、終了用メモリ23はアドレス２
がアクセスされてデータn6が読み出される。従って同様
にして比較結果判定区間Ｃも比較結果の判定が行われ
る。

このようにして第２図に示すように任意の比較結果判
定区間を任意の数設けても、判定区間ごとに試験を中断
することなく１回の試験ですべての判定区間の比較結果
を得ることができる。

第３図に請求項２の考案の実施例の要部を示す。この
例ではメモリ26に、比較結果判定区間Ａの始めのデータ
n1、終りのデータn2、判定区間Ｂの始めのデータn3、終
りのデータn4、判定区間Ｃの始めのデータn5、終りのデ
ータn6が順次記憶される。メモリ26はアドレスカウンタ
27の計数値をアドレスとして読み出され、その読み出さ
れたデータとパターンカウンタ11の計数値との一致が一
致検出回路28で検出される。その一致検出回路28の一致
検出数がアドレスカウンタ27で計数される。また一致検
出回路28より一致で低レベル、不一致で高レベルとなる
出力が振分回路29へ供給され、一致検出出力が開始と終
了とに振分けられる。このため一致検出回路28の出力の
立上りでＤ形フリップフロップの２進カウンタ31が歩進
されると共に一致検出回路28の出力が反転されてアンド
回路32,33へ供給され、２進カウンタ31のＱ出力出力
がそれぞれ反転されてアンド回路32,33へ供給される。

試験開始と同時に、アドレスカウンタ27及び２進カウ
ンタ31がクリアされ、２進カウンタ31のＱ出力は“0"、
出力は“1"となり、メモリ26はアドレス０がアクセス
され、データn1が読み出される。パターンカウンタ11の
計数値がn1になると、アンド回路32の出力が高レベルと
なり開始信号が出力され、判定区間Ａが開始される。ア
ドレスカウンタ27が歩進され、１となり、この計数値は
必要に応じて遅延回路34でわずか遅延されてメモリ26へ
供給され、メモリ26はアドレス１がアクセスされ、デー
タn2が読み出される。パターンカウンタ11の計数値がn1
＋１になると一致検出回路28の出力の立上りで、２進カ
ウンタ31が計数され、Ｑ出力が“1"、出力は“0"とな
る。パターンカウンタ11の計数値がn2になると、一致検
出回路28で一致が検出され、アンド回路33が高レベルに
なり終了信号が出力される。

また、アドレスカウンタ27が歩進され、メモリ26はア
ドレス２がアクセスされデータn3が読み出される。以上
同様に動作し、この場合も全判定区間Ａ〜Ｃを１回の試
験で試験することができる。

なお、上述においてカウンタ24,25,27をダウンカウン
タとし、これに応じてメモリ22,23,26にそれぞれ記憶す
るデータの順を逆にしてもよい。

「考案の効果」以上述べたようにこの考案によれば複数の比較結果判
定区間がある場合でも、これらのすべての判定区間を中
断することなく一回の試験で試験することができ、全体
としての試験時間を短かくすることができ、試験を効率
的に行うことができる。

【図面の簡単な説明】

第１図は請求項１の考案の実施例を示すブロック図、第
２図はその動作例を示す図、第３図は請求項２の考案の
実施例の要部を示すブロック図、第４図は従来のIC試験
装置を示すブロック図、第５図はその動作を示す図であ
る。

Claims

(57)【実用新案登録請求の範囲】

【請求項１】パターンカウンタの歩進ごとにパターンを
発生し、そのパターンを被試験IC素子へ供給し、その被
試験IC素子の出力と期待値とを比較回路で比較し、上記
パターンカウンタの計数値により上記比較回路の比較結
果の判定区間を決めるIC試験装置において、上記比較結果判定区間の各開始データが順次記憶された
開始用メモリと、上記比較結果判定区間の各終了データが順次記憶された
終了用メモリと、上記開始用メモリの読み出し出力と上記パターンカウン
タの計数値との一致を検出し、その検出出力で上記比較
結果判定区間の開始とする開始用一致検出回路と、その開始用一致検出回路の一致検出数が計数され、その
計数値をアドレスとして上記開始用メモリを読み出す開
始用カウンタと、上記終了用メモリの読み出し出力と上記パターンカウン
タの計数値との一致を検出し、その検出出力で上記比較
結果判定区間の終了とする終了用一致検出回路と、その終了用一致検出回路の一致検出数が計数され、その
計数値をアドレスとして上記終了用メモリを読み出す終
了用カウンタと、を具備することを特徴とするIC試験装置。
【請求項２】パターンカウンタの歩進ごとにパターンを
発生し、そのパターンを被試験IC素子へ供給し、その被
試験IC素子の出力と期待値とを比較回路で比較し、上記
パターンカウンタの計数値により上記比較回路の比較結
果の判定区間を決めるIC試験装置において、上記比較結果判定区間の各開始データと各終了データと
が交互に記憶されたメモリと、そのメモリの読み出し出力と上記パターンカウンタの計
数値との一致を検出する一致検出回路と、その一致検出回路の一致検出出力を、上記比較結果判定
区間の開始と、終了とに交互に振分ける振分回路と、上記一致検出回路の一致検出数が計数され、その計数値
をアドレスとして上記メモリを読み出すアドレスカウン
タと、を具備することを特徴とするIC試験装置。